Claims (1)
사설교환기의 이중화 구조를 갖는 중앙처리부의 자동 및 수동 절체 장치에 있어서, 중앙처리장치 A 및 B로부터 각각 발생되는 제1 및 제2고장 여부 판단 신호(ERR.A, ERR.B)를 반전시키는 제1 및 제2인버터(INV1,INV2)와, 상기 제1 및 제2인버터(INV1,INV2) 출력 상태에 따라 점등되어 상기 중앙처리장치 A 및 B의 고장 여부를 표시하는 제2 및 제3발광다이오드(LED2,LED3)와, 자동 혹은 수동 절체 모드를 선택하는 제1스위치(SW1)와, 상기 제1스위치(SW1)가 자동 절체 모드 선택시 점등되는 제1발광다이오드(LED1)와, 상기 제1스위치(SW1)의 모드 선택신호와 상기 제1 및 제2고장 여부 판단신호(ERR.A, ERR.B)를 각각 논리 조합하는 제1 및 제2논리합게이트(G1,G3)와, 소정의 제어를 받아 상기 두 중앙처리장치 A 및 B 절환 제어 신호를 발생하는 J/K플립플롭(FF)과, 자동 모드시 상기 제1 및 제2논리합 게이트(G1,G3) 출력을 각각 상기 플립플롭(FF)의 리세트단(R) 및 세트단(S)로 인가하는 제2 및 제3스위치(SW2,SW3)와, 상기 중앙처리장치 A혹은 B 절환 제어신호 상태를 따라 각각 점등되어 상기 중앙처리장치 A혹은 B 절환 되었음을 표시하는 제4 및 제5발광 다이오드(LED4,LED5)와 상기 중앙처리장치 A 및 B 절환 제어신호를 각각 소정 증폭하여 중앙처리장치 A 혹은 B선택 신호를 발생하는 제1 및 제2상태 버퍼(BUF1,BUF2)와, 상기 제1스위치(SW1)의 모드 선택 신호와 상기 제2고장 여부 판단신호(ERR.A, ERR.B)를 각각 논리 조합하는 제1배타적 논리합게이트(G2)와, 상기 제1배타적 논리합 게이트(G2) 출력을 반전시키는 제3인버터(INV3)와, 한단은 접지되며 다른 한단의 상기 제3인버터(INV3)출력을 입력하고 또 다른 한단은 소프트 웨어적 제어를 받아 신호 레벨이 결정되며 상기 세 입력단의 상태에 따라 소정 상태의 클럭 신호를 발생하여 상기 플립플롭(FF)을 제어하는 제2배타적 논리합 게이트(G4)로.An automatic and manual switching device of a central processing unit having a redundant structure of a private exchange, comprising: inverting the first and second failure determination signals ERR.A and ERR.B generated from the central processing units A and B, respectively; Second and third light emitting diodes which are lit according to the first and second inverters INV1 and INV2 and the first and second inverters INV1 and INV2 output states to indicate whether the CPUs A and B have failed. (LED2, LED3), the first switch (SW1) for selecting the automatic or manual switching mode, the first light emitting diode (LED1) is turned on when the first switch (SW1) is selected in the automatic switching mode, and the first First and second logical sum gates G1 and G3 which logically combine the mode selection signal of the switch SW1 and the first and second failure determination signals ERR.A and ERR.B, respectively, and a predetermined control. J / K flip-flop (FF) for receiving the two central processing units A and B switching control signals and the first and second in the automatic mode Second and third switches SW2 and SW3 for applying the logic sum gates G1 and G3 to the reset end R and the set end S of the flip-flop FF, respectively, and the central processing unit A. Or a predetermined amplification of the fourth and fifth light emitting diodes LED4 and LED5 and the central processing unit A and B switching control signals, respectively, lit according to the B switching control signal state to indicate that the central processing unit A or B is switched. First and second state buffers BUF1 and BUF2 generating a central processing unit A or B selection signal, a mode selection signal of the first switch SW1 and the second failure determination signal ERR.A, ERR A first exclusive OR gate G2 for logically combining .B), a third inverter INV3 for inverting the output of the first exclusive OR gate G2, and one end of the third inverter IN Input the (INV3) output and the other stage is under software control to determine the signal level. A second exclusive OR gate (G4), which generates a clock signal of a predetermined condition controls the flip-flop (FF) according to the state of the three input group.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.