KR910017751A - 전압 안정화 회로 및 이의 동작 방법 - Google Patents

전압 안정화 회로 및 이의 동작 방법 Download PDF

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Abstract

내용 없음

Description

전압 안정화 회로 및 이의 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 CMOS-ECL출력 회로의 개략도, 제 2도는 하이 바이어스 전압 회로의블럭도, 제 3도는 하이 바이어스 전압 회로의 보상 회로망을 개략적으로 도시한 도면.

Claims (10)

  1. 정확한 전압을 온도 범위에 걸쳐 제공하기 위한 회로에 있어서, 제 1 온도 안정 전압을 수신하기 위한 제 1 입력, 외부 부품의 온도 계수를 정합시키도록 보상된 상기 제 1온도 안정 전압을 수신하기 위한 제 2 입력, 상기 제 2 입력과 상기 외부 부품사이에 접속되고, VBE가 감소된 전압 출력을 부분적으로 발생시키는제 1 트랜지스터를 포함하는 회로, 및 온도 변화로 인해 상기 VBE가 소정의 변화를 오프셋시키고, 상기 수신된 온도 안정 전압으로 부터 동작가능한 회로.
  2. 제 1항에 있어서, 상기 오프셋팅 회로가, 상기 제 1 트랜지스터의 베이스/에미터 접합부를 통해 흐르는 전류가 또한 상기 제 2 트랜지스터의 콜렉터에서 에미터로 흐르도록 상기 제 1 트랜지스터에 관련하여 정렬된 제 2 트랜지스터, 및 상기 전압 안정 입력으로부터의 전압비를 상기 제 2 트랜지스터의 베이스로 공급하기 위한 분압기 회로를 포함하는 것을 특징으로 하는 회로.
  3. 제 2항에 있어서, 상기 온도 보상 전압이 바이어스 회로에 의해 제공되고, 상기 바이어스 회로가, 광범위한 온도 범위에 걸쳐 일정한 정확한 온도를 갖고 있는 전압 출력을 갖고 있는 밴드갭 조절기 회로, 상기 바이어스 회로의 출력에 접속된 회로의 전압/온도 특성을 모의하도록 동작하는 보상 회로망, 침 상기 바이어스 전압 출력을 제공하기 위해 상기 밴드갭 조절기 회로와 상기 보상 회로망의 출력을 증폭 및 혼합하기 위한 회로를 포함하는 것을 특징으로 하는 회로.
  4. 제 3항에 있어서, 모의하도록 동작하는 상기 보상 회로망이 온도의 함수로서 출력 회로에 접속된 2개의 트랜지스터양단의 전압을 모의하기에 적합한 모의 회로를 포함하는 것을 특징으로 하는 회로.
  5. 제 3항에 있어서, 상기 증폭 및 혼합 회로가, 차동 트랜지스터 쌍, 상기 차동 트랜지스터쌍의 바이어스 레벨을 셋트시키는데 한개의 트랜지스터가 사용되는 전류 미러쌍, 소정의 공급 전압에 의해 정전류 레벨을 유지하기 위한 정전류원, 및 온도에 따라 변하지만, 상기 바이어스 회로에 접속된 출력 회로의 수에 무관한 정 출력 레벨을 제공하기 위해 상기 정전류원 및 상기 차동 트랜지스터쌍의 제 1 트랜지스터의 베이스에 접속된 출력 에미터 폴로워 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  6. 제 3항에 있어서, 상기 바이어스 회로의 출력이 약 -4,89m V/℃로 변하는 것을 특징으로 하는 회로.
  7. 제 3항에 있어서, 상기 밴드갭 조절기로부터의 상기 전압이 상기 차동 트랜지스터쌍의 제 2 트랜지스터의 베이스터의 베이스에 저항성으로 접속되는 것을 특징으로 하는 회로.
  8. 제 6항에 있어서, 상기 보상 회로망으로부터의 상기 전압이 상기 차동 트랜지스터쌍의 상기 제 1트랜지스터의 베이스에 접속되는 것을 특징으로 하는 회로.
  9. 온도 범위에 걸쳐 제어된 공지된 전압 레벨로부터 감소된 정확한 저압을 제공하기 위한 방법에 있어서, 제 1 입력에서 제 1 온도 안정 전압을 수신하는 단계, 제 2 입력에서 외부 부품의 온도 계수를 정합시키도록 보상된 상기 제 1온도 안정 전압을 수신하는 단계, 감소된 전압 출력을 발생시키는 단계, 및 온도 변화로 인해 상기 VBE의 소정 변화를 오스셋하는 단계를 포함하고, 상기 발생 단계가 상기 제 2 입력과 상기 외부 부품사이에 접속되고, 상기 감소된 전압을 부분적으로 발생시키는 VBE에 접속된 제 1 트랜지스터를 포함하고, 상기 오프셋팅 단계가 상기 수신된 온도 안전정 전압으로부터 동작하여 온도에 관련된 전압 변화를 유입하지 않고서도 최초 온도 보상 전압으로부터 감소된 전압을 발생시키는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서, 상기 오프셋팅 단계가, 상기 제 1 트랜지스터의 베이스/에미터 접합부를 통해 흐르는 전류가 상기 제 2 트랜지스터의 콜렉터에서 에미터로 흐르도록 상기 제 1 트랜지스터에 관련하여 제 2 트랜지스터를 정렬하는 단계, 및 상기 전압 안정 입력으로부터 전압비를 분압기 회로를 통해 상기 제 2 트랜지스터의 베이스에 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910004999A 1990-03-30 1991-03-29 전압 안정화회로 및 이의 동작방법 KR100188362B1 (ko)

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US502388 1990-03-30
US502477 1990-03-30
US07/502,477 US5034635A (en) 1990-03-30 1990-03-30 Positive to negative voltage translator circuit and method of operation
US07/502,211 US5087831A (en) 1990-03-30 1990-03-30 Voltage as a function of temperature stabilization circuit and method of operation

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