Claims (3)
제1배선층과 제2배선층을 가지는 반도체 소자의 접속영역 형성방법에 있어서, 반도체 기판(1)에 형성된 상기 제1배선층의 상부에 제1절연막(6)을 도포한 다음, 상기 제1배선층의 표면이 노출되도록 상기 제1절연막(6)을 식각하여 제1개구를 형성하는 제1공정과, 상기 반도체기판(1)의 전면에 다결정 실리콘(8)을 도포한 후 고농도의 이온주입을 한 다음 텅스텐(9)을 도포하고 상기 제1개구만을 덮도록 상기 다결정 실리콘(8) 및 텅스텐(9)을 식각 하는 제2공정과, 상기 기판전면에 제2절연막(12)을 도포한 다음, 상기 텅스텐(9)의표면이 노출되도록 상기 제2절연막(12)을 식각하여 제2개구를 형성하는 제3공정과, 상기 기판전면에 텅스텐(13)을 도포하고, 에치백 공정에 의해 상기 제2개구 내에만 상기 텅스텐(13)이 남아 있도록 하는 제4공정과, 상기 제4공정에 의한 구조전면에 금속층(14)을 도포하는 제5공정이 연속적으로 이루어짐을 특징으로 하는 반도체 소자의 접속영역 형성방법.In the method for forming a connection region of a semiconductor device having a first wiring layer and a second wiring layer, a first insulating film 6 is coated on top of the first wiring layer formed on the semiconductor substrate 1, and then the surface of the first wiring layer is coated. A first process of etching the first insulating layer 6 to form a first opening so as to expose the polycrystalline silicon 8 on the entire surface of the semiconductor substrate 1, and then ion implantation at a high concentration, followed by tungsten (9) a second step of etching the polycrystalline silicon (8) and tungsten (9) so as to cover only the first opening, and a second insulating film (12) applied to the entire surface of the substrate, and then the tungsten ( A third process of etching the second insulating film 12 to form a second opening so that the surface of the substrate 9 is exposed, and applying tungsten 13 to the entire surface of the substrate, and then etching in the second opening The fourth step of leaving the tungsten (13) remaining; Connecting regions forming a semiconductor device, characterized in a fifth step of applying a front metal layer 14 in a continuously constituted by any.
제1항에 있어서, 상기 다결정실리콘(8) 및 텅스텐(9)이 실리사이드층을 형성함을 특징으로 하는 반도체소자의 접속영역형성 방법.A method according to claim 1, wherein said polysilicon (8) and tungsten (9) form a silicide layer.
제1항에 있어서, 상기 다결정실리콘(8)에 이온주입되는 불순물이 상기 제1배선층의 도전형과 같은 도전형임을 특징으로 하는 반도체소자의 접속영역 형성방법.The method for forming a connection region of a semiconductor device according to claim 1, wherein the impurity implanted into the polysilicon (8) is of the same conductivity type as that of the first wiring layer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.