KR910009927B1 - Scsi 콘트롤러용 16비트 듀얼 포트의 선입선출(fifo)버퍼 제어회로 - Google Patents

Scsi 콘트롤러용 16비트 듀얼 포트의 선입선출(fifo)버퍼 제어회로 Download PDF

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Abstract

내용 없음.

Description

SCSI 콘트롤러용 16비트 듀얼 포트의 선입선출(FIFO)버퍼 제어회로
제1도는 본 발명의 블록 구성도.
제2a도는 본 발명에서 듀얼 포트 선입선출 버퍼의 회로도.
(b)는 본 발명에서 선입선출 버퍼의 제어 회로도.
제3도는 본 발명을 적용한 시스템 구성도.
제4a-p도는 시스템 메모리에서 선입선출 버퍼의 DMA 동작을 설명하기 위한 파형도.
제5a-p도는 선입선출 버퍼에서 SCSI 버스 콘트롤러로의 데이타 전송동작을 설명하기 위한 파형도.
제6a-p도는 선입선출 버퍼에서 시스템 메모리로의 DMA 동작을 설명하기 위한 파형도.
제7a-p도는 SCSI 콘트롤러에서 선입선출 버퍼로의 데이타 전송동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 시스템 메모리 2 : DMA 콘트롤러
3 : 듀얼 포터 FIFO 버퍼 4 : FIFO 제어로직
5 : SCSI 버스 콘트롤러 6 : 타이머
7 : 로칼 콘트롤 레지스터 8 : 3상태 버퍼
U1,U2: 듀얼 포트 FIFO U3-U10: 3상태 버퍼
U11,U18: J-K 플립플롭 U12: 디 플립플롭
I13-U15: PAL IC
본 발명은 SCSI(Small Computer System Interface) 콘트롤러용 16비트 듀얼 포트(Dual Ported)의 선입선출(FIFO)버퍼 제어회로에 관한 것으로 특히, SCSI 버스 콘트롤러를 사용한 입,출력(I/O)콘트롤러 보드 설계시 시스템 메모리와 SCSI 장치간의 전송속도 및 효율을 높이기 위하여 16비트의 듀얼 포트를 갖는 선입선출 버퍼를 구성하고, 그 선입선출 버퍼를 효율적으로 제어할 수 있도록한 SCSI 콘트롤러용 16비트 듀얼 포트 선입선출 버퍼 제어회로에 관한 것이다. 일반적인 SCSI 버스 콘트롤러는 데이타 전송을 8비트의 1바이트(Byte)단위로 수행하기 때문에 기존의 16비트 DMA(Direct Memory Access)콘트롤러를 사용하는 경우 데이타 전송 단위를 바이트로 한정할 수 밖에 없는 문제점이 있었다.
본 발명은 이와같은 종래의 문제점을 해소시키기 위하여 16비트 억세스 구조를 갖는 듀얼 포트 선입선출 버퍼를 사용하므로써 시스템 버스의 밴드폭을 개선할 수 있을 뿐만 아니라 시스템 메모리와 선입선출 버퍼간의 DMA 전송과 선입선출 버퍼와 SCSI 버스 콘트롤러간의 DMA 전송을 동시에 수행시킬 수 있도록 하여 고속의 데이타 전송을 수행할 수 있도록 한 SCSI 콘트롤러용 16비트 듀얼 포트의 선입선출 버퍼 제어회로를 제공하는 것을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제1도 및 제2a,b도에 나타낸 바와같이 본 발명의 구성은 시스템 데이타 버스(ID0-ID15)는 3상태 버퍼 IC(U3,U4)의 입력단과 3상태 버퍼 IC(U5,U6)의 출력단에 공접하고, 호스트에서 입력되는 인에이블 신호(HTF*)가 각각 인에이블 단자(
Figure kpo00001
)에 입력되는 3상태 버퍼 IC(U3,U4)의 출력단은 각각 듀얼 포트 FIFO(U1,U2)의 입력단자(D) 및 3상태 버퍼(U7,U8)의 출력단에 공접하며, 버퍼 FIFO 기록 및 해독 인에이블 신호(UMKWR*, UMKRD*)와 FIFO 리세트 신호(FIFORST*)가 각각 입력단자(
Figure kpo00002
)와 리세트 단자(
Figure kpo00003
)를 통해 입력되는 듀얼 포트 FIFO(U1,U2)의 출력단자(Q)는 각각 3상태 버퍼(U5,U9및 U6,U10)의 입력단에 연결하되, 3상태 버퍼(U5,U6)의 인에이블 단자(
Figure kpo00004
)에는 FIFO에서 입력되는 인에이블 신호(FTH*)가 입력되도록 하고, SCSI에서 입력되는 데이타 버퍼 인에이블 신호(STF*)가 인에이블단자(
Figure kpo00005
)에 입력되는 3상태 버퍼(U7,U8)의 입력단과 하위(Lower)FIFO 및 상위(Upper)FIFO에서 각각 입력되는 데이타 버퍼 인에이블 신호(UFTS*,LFTS*)가 인에이블 단자(
Figure kpo00006
)에 각각 입력되는 3상태 버퍼(U9,U10)의 출력단은 SCSI 버스 콘트롤러 데이타 버스(SD0-SD7)에 연결하며, 듀얼 포트 FIFO(U2)의 출력단자(
Figure kpo00007
)를 통해 각각 출력되는 FIFO가 비어있음신호(EMPTY*)와 FIFO가 꽉차있음신호(FULL*)는 각각 반전기(U16,U17)를 통해 소정신호(FEMPTY,FFULL)로 변환되어 PAL IC(U13,U14)의 입력단자(I9,I10)에 각각 입력되도록 하며, PAL IC(U13,U14)의 입력단자(I1-I3)에는 FIFO 칩 선택신호(FIFOCS*), SCSI 버스 콘트롤러 선택신호(SCSICS*) 및 CPU 또는 DMA기록 신호(IWR*)가 각각 입력되도록 하고, PAL IC(U13)의 입력단자(I4-I8)에는 DMA 콘트롤러 자체가 시스템 마스터임을 나타내는 신호(OWN*), 호스트와 SCSI간의 데이타 전송 방향 결정신호(HOSTSCSI), DMA 콘트롤러의 시스템 버스 점유시간을 제한할 수 있는 신호(BURSTEN), FIFO와 메모리간의 DMA 동작 인에이블 신호(DMAFIFOEN) 및 시스템 버스 점유 인에이블 신호(TMRON)가 각각 입력되도록 하며, PAL IC(U14)의 입력단자(I4-I8)에는 각각 데이타 스트로브 신호(IDS*), 어드레스 스트로브 신호(IAS*), 호스트와 SCSI간의 데이타 전송 방향 결정신호(HOSTSCSI), 시스템 마스터임을 나타내는 신호(OWN*) 및 데이타 전송 확인신호(IDTACK*)가 입력되도록 하고, PAL IC(U13)의 출력단자(O1,O4-O6,O8,Q3)에서는 각각 데이타 버퍼 인에이블 신호(LFTS*,STF*,FTH*,UFTS*,HTF*) 및 FIFO DMA 요구신호(FIFODREQ*)가 출력되도록 하며, PAL IC(U13,U14)의 출력단자(O2)에서는 FIFO DMA 승락신호(FIFODACK*)가 출력되도록 하고, 각각 인에이블 신호(UMKRD*,LMKRD*,UMKWR*,LMKWR*)가 출력되는 PAL IC(U14)의 출력단자(Q1,Q3,Q4,Q8)는 PAL IC(U15)의 입력단자(I1-I4)에 각각 연결하며, 공접된 PAL IC(U13,U14)의 출력단자(O7및 O6)는 J-K 플립플롭(U11)의 출력단자(Q)에 연결하고, PAL IC(U14)의 출력단자(O5,O7)는 각각 디 플립플롭(U12)의 출력단자(
Figure kpo00008
)와 J-K 플립플롭(U18)의 출력단자(Q)에 연결하며, CPU 및 DMA 해독신호(IRD*)가 입력단자(I7)에 입력되는 PAL IC(U15)의 입력단자(I5,I6,I8)는 PAL IC(U13)의 입력단자(I5) 및 PAL IC(U14)의 입력단자(I2,I3)에 각각 연결하되 입력단자(I10)는 디 플립플롭(U12)의 입,출력단자(2D, 1Q)에 공접하고, SCSI 버스 콘트롤러 DMA 요구신호(SDREQ*)가 입력단자(I9)에 입력되는 PAL IC(U15)의 출력단자(O6,O7)는 PAL IC(U14)의 입력단자(I9,I10)에 각각 연결하며, 디 플립플롭(U12)의 입력단자(1D)에 출력단자(O5)가 연결된 PAL IC(U15)의 출력단자(O1,O3,O4,O8)에서는 각각 소정신호(SRE*,SWE*,SDACK*,SDIR)가 출력되도록 하되 그의 출력단자(O2)는 디 플립플롭(U12)의 입출력단자(4D,3Q,
Figure kpo00009
)에 공접하고, 클럭단자(CLK)에 20MHZ의 클럭신호가 입력되는 디 플립플롭의 입력단자(3D)와 클리어 단자(
Figure kpo00010
)는 자체 출력단자(2Q,
Figure kpo00011
)에 각각 연결하며, FIFO 리세트 신호(FIFORST*)와 신호(IRST*)가 입력되는 앤드게이트(U19)의 출력단자는 J-K 플립플롭(U11)의 리세트 단자(
Figure kpo00012
)와 J-K 플립플롭(U18)의 프리세트단자(
Figure kpo00013
)에 공접하고, SCSI 버스 콘트롤러 DMA 요구신호(SDREQ)가 클럭단자(CK)에 입력되는 J-K 플립플롭(U11,U18)의 입력단자(J,K)와 프리세트단자(
Figure kpo00014
) 및 리세트 단자(
Figure kpo00015
)는 공접하여 전원(B+)에 연결하여서됨을 특징으로 하는 것으로, 여기서 미설명 부호 1은 시스템 메모리, 2는 DMA 콘트롤러, 3은 듀얼 포트 FIFO 버퍼, 4는 FIFO 제어로직, 5는 SCSI 버스 콘트롤러, 6은 타이머, 7은 로칼(Local) 콘트롤 레지스터, 8은 3상태 버퍼이다.
이와같이 구성된 본 발명의 작용효과를 제1도 내지 제7a-p도를 참조하여 설명하면 다음과 같다.
먼저, 제1도에서 시스템 버스의 밴드폭을 넓히기 위하여 시스템 메모리(1)와의 데이타 전송은 16비트 단위로 수행시키고, SCSI 버스 콘트롤러(5)와는 8비트 단위로 수행시킬 수 있는 16비트 듀얼 포트 FIFO 버퍼(3)를 구성하였으며, 또한 전송 효율을 높임과 동시에 시스템 버스의 사용 효율을 높이기 위하여 듀얼 포트 FIFO 버퍼 전용 제어로직(4)을 구성하였다.
또한, 듀얼 포트 FIFO(U1,U2)는 기록신호(WR*)에 의해 입력되는 데이타가 읽혀지고, 해독신호(RD*)에 의해 출력 데이타가 출력됨에 따라 입,출력 동작이 서로 무관하게 이루어지며, 그의 입출력 상태를 나타내는 신호는 FIFO가 비어있음을 나타내는 신호(EMPTY*)와 FIFO가 꽉차여 있음을 나타내는 신호(FULL*)가 되는데 EMPTY* 신호가 액티브 되어 있으면 입력된 데이타가 하나도 없음을 나타내고, 신호(FULL*)가 액티브 되었을때는 더이상 데이타를 입력시킬 수 없음을 나타내며, FIFO를 초기상태로 하기위해 리세트 신호(RST*)를 사용하고 있다.
이와같은 듀얼 포트 FIFO(U1,U2)를 2개 사용하여 시스템 메모리(1)와의 데이타 전송을 16비트 단위로 수행하고, SCSI 버스 콘트롤러(5)와의 데이타 전송을 수행하기 위한 듀얼 포트 FIFO 버퍼는 제2a도와 같이 듀얼 포트 FIFO(U1,U2), 3상태 버퍼(U3-U10) 및 반전기(U16,U17)을 사용하여 회로를 구성하므로서 이와같은 기능을 수행할 수가 있는 것이다.
또한 16비트 DMA 콘트롤러(2)로서는 모토로라사에서 제작한 MC 68450(10MHZ)을 사용예로 설명하면 FIFO 제어로직(4)을 제2b도와 같이 J-K 플립플롭(U11,U18), 디 플립플롭(U12), PAL(Program-mable Array Logic)IC(U13-U15) 및 앤드게이트(U19)를 상호연결 구성하였으며 시스템 버스의 최대 사용시간을 조절하기 위하여 프로그래머블 타이머(6)를 사용할 경우를 감안하여 버퍼 제어로직(4)을 구성하였다. 한편 제1도의 (a)를 이용하여 시스템 메모리(1)에서 SCSI 버스로의 데이타 전송인 경우 호스트에서 FIFO 데이타 버퍼 인에이블 신호(HTF*), 상위 FIFO에서 SCSI 데이타 버퍼 인에이블 신호(UFTS*) 및 하위 FIFO에서 SCSI 데이타 버퍼 인에이블 신호(LFTS*)가 동작 타이밍에 따라 인에이블되어 시스템 메모리(1)와 FIFO 버퍼, FIFO 버퍼와 SCSI 버스 콘트롤러(5)간의 DMA 전송이 이루어진다. 이때 제2b도에 나타낸 FIFO 버퍼 제어회로부에서는 시스템 메모리(1)에서 FIFO 버퍼로의 DMA 동작시에는 10MHZ의 동작 클럭 주파수에서 각각의 및 시스템 데이타 버스(I15-I13)를 통한 데이타를 제4a-p도에 각각 나타낸 바와같이 각각 입,출력시키게 되고, FIFO에서 SCSI 버스 콘트롤러(5)로의 데이타 전송시에는 제5a-p도에 각각 나타낸 바와같이 20MHZ의 클럭 주파수 내에서 소정신호(SDREQ*,SDACK*,UMKWR*,UMKRD*,LMKRD*,SRE*,SWE*)와 SCSI 버스 콘트롤러 데이타 버스(SD7,SD6)를 통해 데이타, 디 플립플롭(U12)의 입,출력단자(1Q,3Q,1Q,2D)를 통한 데이타 및 J-K 플립플롭(U11,U18)의 출력단자(Q)를 통해 각각의 파형을 입,출력시키므로서 각각의 DMA 동작 및 데이타 전송이 가능하게 되는 것이다.
또한, 상기와는 반대로 SCSI 버스에서 시스템 메모리(1)로의 데이타 전송인 경우에는 SCSI에서 FIFO 데이타 버퍼 인에이블 신호(STF*)와 FIFO에서 호스트 데이타 버퍼 인에이블 신호(FTH*)가 동작 타이밍에 따라 인에이블되어 제6a-p도와 제7a-p도는 SCSI 버스 콘트롤러(5)에서 FIFO 버퍼로의 데이타 전송시 각각의 동작 파형을 나타낸 것이다.
또한 J-K 플립플롭(U11,U18)은 SCSI 버스 콘트롤러(5)로 전송되거나 SCSI 버스 콘트롤러(5)에서 해독된 데이타를 상위 FIFO(U1)와 하위 FIFO(U2)에 번갈아 가면서, 입,출력시키는 동작을 행하게 한다.
즉, 첫번째 SCSI 버스 콘트롤러 DMA 요구신호(SDREQ*)에 의하여 상위 FIFO(U1)에 해독 또는 기록되고, 그 다음의 DMA 요구신호(SDREQ*)에서 하위 FIFO(U2)에 해독 또는 기록된다.
한편, 디 플립플롭(U12)는 FIFO의 해독/기록 신호의 펄스폭(약 150ns)을 생성시키고, PAL IC(U13)는 FIFO 버퍼의 각 데이타 버퍼 즉 3상태 버퍼(U3-U10)의 인에이블 신호를 각각의 사이클에 대해 제어하게 되며, PAL IC(U14)는 FIFO의 해독/기록 신호(즉 UMKWR*, LMKWR*, UMKRD*, LMKRD*)를 생성시키고, PAL IC(U15)는 SCSI 버스 콘트롤러(5)와의 DMA 동작을 제어하는데 사용된다.
이상에서 설명한 바와같이 본 발명 회로에 의하면 16비트 억세스 구조를 갖는 듀얼 포트 FIFO 버퍼를 사용하므로써, 시스템 버스의 밴드폭을 개선할 수 있고, 또한 시스템 메모리와 FIFO 버퍼간의 DMA 전송과, FIFO 버퍼와 SCSI 버스 콘트롤러간의 DMA 전송을 동시에 수행할 수가 있으므로 고속의 데이타 전송을 가능하게 할 수 있는 효과를 얻을 수 있는 것이다.

Claims (1)

  1. 시스템 데이타 버스(ID0-ID15)는 3상태 버퍼 IC(U3,U4)의 입력단과 3상태 버퍼 IC(U5,U6)의 출력단에 공접하고, 호스트에서 입력되는 인에이블 신호(HTF*)가 각각 인에이블 단자(
    Figure kpo00016
    )에 입력되는 3상태 버퍼 IC(U3,U4)의 출력단은 각각 듀얼 포트 FIFO(U1,U2)의 입력단자(D) 및 3상태 버퍼(U7,U8)의 출력단에 공접하며, 버퍼 FIFO 기록 및 해독 인에이블 신호(UMKWR*, UMKRD*)와 FIFO 리세트 신호(FIFORST*)가 각각 입력단자(
    Figure kpo00017
    )와 리세트 단자(
    Figure kpo00018
    )를 통해 입력되는 듀얼 포트 FIFO(U1,U2)의 출력단자(Q)는 각각 3상태 버퍼(U5,U9및 U6,U10)의 입력단에 연결하되, 3상태 버퍼(U5,U6)의 인에이블 단자(
    Figure kpo00019
    )에는 FIFO에서 입력되는 인에이블 신호(FTH*)가 입력되도록 하고, SCSI에서 입력되는 데이타 버퍼 인에이블 신호(STF*)가 인에이블 단자(
    Figure kpo00020
    )에 입력되는 3상태 버퍼(U7,U8)의 입력단과 하위(Lower) FIFO 및 상위(Upper) FIFO에서 각각 입력되는 데이타 버터 인에이블 신호(UFTS*,LFTS*)가 인에이블 단자(
    Figure kpo00021
    )에 각각 입력되는 3상태 버퍼(U9,U10)의 출력단은 SCSI 버스 콘트롤러 데이타 버스(SD0-SD7)에 연결하며, 듀얼 포트 FIFO(U2)의 출력단자(
    Figure kpo00022
    )를 통해 각각 출력되는 FIFO가 비어있음 신호(EMPTY*)와 FIFO가 꽉차있음 신호(FULL*)는 각각 반전기(U16,U17)를 통해 소정신호(FEMPTY,FFULL)로 변환되어 PAL IC(U13,U14)의 입력단자(I9,I10)에 각각 입력되도록 하며, PAL IC(U13,U14)의 입력단자(I1-I3)에는 FIFO 칩 선택신호(FIFOCS*), SCSI 버스 콘트롤러 선택신호(SCSICS*) 및 CPU 또는 DMA기록 신호(IWR*)가 각각 입력되도록 하고, PAL IC(U13)의 입력단자(I4-I8)에는 DMA 콘트롤러 자체가 시스템 마스터임을 나타내는 신호(OWN*), 호스트와 SCSI간의 데이타 전송 방향 결정신호(HOSTSCSI), DMA 콘트롤러의 시스템 버스 점유시간을 제한할 수 있는 신호(BURSTEN), FIFO와 메모리간의 DMA 동작 인에이블 신호(DMA FIFOEN) 및 시스템 버스 점유 인에이블 신호(TMRON)가 각각 입력되도록 하며, PAL IC(U14)의 입력단자(I4-I8)에는 각각 데이타 스트로브 신호(IDS*), 어드레스 스트로브 신호(IAS*), 호스트와 SCSI간의 데이타 전송방향 결정신호(HOSTSCSI), 시스템 마스터임을 나타내는 신호(OWN*) 및 데이타 전송 확인신호(IDTACK*)가 입력되도록 하고, PAL IC(U13)의 출력단자(O1,O4-O6,O8,Q3)에서는 각각 데이타 버퍼 인에이블 신호(LFTS*,STF*,FTH*,UFTS*,HTF*) 및 FIFO DMA 요구신호(FIFODREQ*)가 출력되도록 하며, PAL IC(U13,U14)의 출력단자(Q2)에서는 FIFO DMA 승락신호(FIFODACK*)가 출력되도록 하고, 각각 인에이블 신호(UMKRD*,LMKRD*,UMKWR*,LMKWR*)가 출력되는 PAL IC(U14)의 출력단자(Q1,Q3,Q4,Q8)는 PAL IC(U15)의 입력단자(I1-I4)에 각각 연결하며, 공접된 PAL IC(U13,U14)의 출력단자(O7및 O6)는 J-K 플립플롭(U11)의 출력단자(Q)에 연결하고, PAL IC(U14)의 출력단자(O5,O7)는 각각 디 플립플롭(U12)의 출력단자(
    Figure kpo00023
    )와 J-K 플립플롭(U18)의 출력단자(Q)에 연결하며, CPU 및 DMA 해독신호(IRD*)가 입력단자(I7)에 입력되는 PAL IC(U15)의 입력단자(I5, I6, I8)는 PAL IC(U13)의 입력단자(I5) 및 PAL IC(U14)의 입력단자(I2, I3)에 각각 연결하되 입력단자(I10)는 디 플립플롭(U12)의 입,출력단자(2D,1Q)에 공접하고, SCSI 버스 콘트롤러 DMA 요구신호(SDREQ*)가 입력단자(I9)에 입력되는 PAL IC(U15)의 출력단자(O6, O7)는 PAL IC(U14)의 입력단자(I9,I10)에 각각 연결하며, 디 플립플롭(U12)의 입력단자(1D)에 출력단자(O5)가 연결된 PAL IC(U15)의 출력단자(O1,O3,O4,O8)에서는 각각 소정신호(SRE*,SWE*,SDACK*,SDIR)가 출력되도록 하되 그의 출력단자(O2)는 디 플립플롭(U12)의 입,출력단자(4D,3Q,
    Figure kpo00024
    )에 공접하고, 클럭단자(CLK)에 20MHZ의 클럭신호가 입력되는 디 플립플롭의 입력단자(3D)와 클리어 단자(
    Figure kpo00025
    )는 자체 출력단자(2Q,
    Figure kpo00026
    )에 각각 연결하며, FIFO 리세트 신호(FIFORST*)와 신호(IRST*)가 입력되는 앤드게이트(U19)의 출력단자는 J-K 플립플롭(U11)의 리세트 단자(R)와 J-K 플립플롭(U18)의 프리세트단자(P)에 공접하고, SCSI 버스 콘트롤러 DMA 요구신호(SDREQ)가 클럭단자(CK)에 입력되는 J-K 플립플롭(U11,U18)의 입력단자(J,K)와 프리세트단자(
    Figure kpo00027
    ) 및 리세트 단자(
    Figure kpo00028
    )는 공접하여 전원(B+)에 연결하여서됨을 특징으로 하는 SCSI 콘트롤러용 16비트 듀얼 포트의 선입선출(FIFO) 버퍼 제어 회로.
KR1019890015672A 1989-10-31 1989-10-31 Scsi 콘트롤러용 16비트 듀얼 포트의 선입선출(fifo)버퍼 제어회로 KR910009927B1 (ko)

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