KR910009844B1

KR910009844B1 - 디스플레이용 다중색 발생장치

Info

Publication number: KR910009844B1
Application number: KR1019850009367A
Authority: KR
Inventors: 오. 홀티 토마스; 이. 브루스 케네스; 제이. 고스 개리
Original assignee: 허니웰 인포오메이숀 시스템즈 인코오포레이티드; 루이스 피. 엘빈저
Priority date: 1984-12-14
Filing date: 1985-12-13
Publication date: 1991-11-30
Also published as: DK580885D0; EP0184857A2; NO855029L; AU5089485A; CA1250973A; EP0184857A3; US4683466A; KR860005281A; YU194885A; FI854911A; CN85109708A; DK580885A; FI854911A0

Abstract

내용 없음.

Description

디스플레이용 다중색 발생장치

제1도는 그래픽 시스템의 전체적인 블록도.

제2도는 색(color)패턴 발생 논리부의 상세 논리회로도.

제3도는 ROM의 레이아웃과 ROM 모자이크 조합을 도시한 것이다.

* 도면의 주요부분에 대한 부호의 설명

2 : 퍼스널 컴퓨터 임의선택 인터페이스 어드레스 버스(personal computer option(PCO) interface adress bus)

4 : RAS/CAS 카운터

10-G, 10-R, 10-B : 각각 녹(Green), 적(red), 청색(blue)을 표시하는 비트들을 기억하는 비트 맵 메모리들

14-G, 14-R, 14-B : 버퍼들

18-G, 18-R, 18-B : 시프트레지스터들

20-G, 20-R, 20-B : 비트 선택 멀티플렉서(MUX)들

22 : 텍스트 믹스 ROM 24,30 : 레지스터

26 : 리드 수정 라이트부(read modify write)

28 : 패턴 ROM 38 : 디스플레이 제어부

40 : 디스플레이

본 발명은 일반적으로 데이타 처리시스템내의 그래픽 디스플레이에 관한 것으로서, 특히 디스플레이 영역을 채우기 위한 상이한 색 및 색조들을 자동으로 발생하는 것에 관한 것이다.

그래픽 영숫자 텍스트가 많은 사무응용(business application)에서 가시적으로 표시되고 그 사무의 여러 변수간의 관계가 원형도표 또는 막대 그래프 형태로 표현된다. 또한 그래픽은 기계 및 전기 설계도를 색으로 표시하고 조작하는데 사용될 수 있다.

그래픽 디스플레이의 여러 영역 사이를 쉽게 구별할 수 있도록 인접 영역들이 인접 영역용으로 상이한 색들을 사용해서 채워진다.

색 표시를 사용하므로 오퍼레이터의 에러 발생율이 상당히 감소되는 것이 알려졌다.

종래의 시스템은 색을 표시하기 위한 여러 방법을 사용하는데, 그 한가지 방법은 상이한 색 및 색조들을 나타내는 코드들을 기억하기 위한 다중 메모리 평면들을 사용하는 것으로서, 이 방법은 대량의 메모리와 그 관련된 제어논리부를 필요로 한다.

두번째 방법은 메모리의 다중 평면에 기억된 코드정보로 표시되는 신호레벨을 변화하도록 아날로그 디스플레이를 사용한다. 이 방법은 보다 값비싼 디스플레이관을 구동하기 위해 대량의 메모리 및 아날로그회로가 필요하다.

세번째 방법은 각각 소망의 색을 위해 주메모리에 코드 정보를 기억하므로 색들을 혼합하도록 소프트웨어를 사용한다. 이 코드(cord)들은 소망의 색을 얻기 위해 상이한 색 패턴을 중첩함에 의해 비트 맵 메모리를 페인트(paint)하는데 사용된다. 이 소프트웨어 방법은 동작 시스템을 위해 부가적인 경비(overhead)를 제공하기 때문에 부가 메모리가 필요하고, 그 시스템의 처리능력(throughtput)을 감소시킨다.

본 발명의 주 목적은 개선된 디스플레이 시스템을 제공하는 것이다.

본 발명의 1목적은 개선된 그래픽 디스플레이 시스템을 제공하는 것이다.

본 발명의 다른 1목적은 디스플레이의 상이한 영역들을 서로 다른 색으로 칠하기 위한 개선된 장치를 사용하는 개선된 그래픽 디스플레이 시스템을 제공하는 것이다.

본 발명의 다른 1목적은 디스플레이의 상이한 영역들을 동일한 색의 상이한 색조로 채색하기 위한 개선된 장치를 사용하는 개선된 그래픽 시스템을 제공하는 것이다.

본 발명의 또 한가지 목적은 색들을 혼합하여 디스플레이의 상이한 영역들을 채색하기 위한 개선된 그래픽 시스템을 제공하는 것이다.

색 디스플레이 그래픽 시스템은 각각 적, 녹, 청색을 표시하는 비트들을 기억하기 위한 3비트 맵 메모리들을 포함한다. 각각의 비트 맵 메모리의 동일 어드레스 기억위치로부터 비트들을 조합하여서, 8색, 즉, 흑(black), 청, 녹, 시안(cyan), 적, 마젠타(magenta), 황(yellow) 또는 백색중의 어느 하나인 1픽셀(pixel)을 표시한다.

ROM(read only memory)은 각각의 적, 녹, 청색에 대해 4×4매트릭스의 16비트들로 구성된 패턴들을 기억한다. 16비트 매트릭스들이 이후에 색을 표시하기 위해 그들의 각각의 비트 맵 메모리들에 기억된다.

1매트릭스 1특정색의 25%, 50%, 75% 또는 100%를 표시하기 위해 4, 8, 12 또는 16개의 이진수 1(ONE) 상태의 비트들을 갖는다. 또한, 두개의 25% 매트릭스들이 중첩(overlap)하지않고 함께 결합될 수 있는 1패턴으로 각각 배열된다. 25% 매트릭스들의 하나는 디스플레이의 16픽셀 모두에 1색을 표시하도록 하나의 75% 매트릭스와 결합된다. 25% 매트릭스들중 하나가 중첩없이 하나의 50% 매트릭스와 결합될 수 있다.

매트릭스 조합은, 흑색 또는 백색을 그 나머지 색들과 결합하므로 상기 색조들을 표시하는데, 또는 다른 6색들의 조합을 나타내는데 사용된다.

그래픽 시스템은 “REPLACE”, “OR”, “EXCLUSIVE OR”모드의 세동작 모드들중 어느 한 모드로 동작한다. “REPLACE”모드는 이전에 한 영역에 쓰여진 색 패턴을 교체하고, “OR”모드는 선택된 색 패턴을 현재있는 색 패턴상에 부가하고, “EXCLUSIVE OR”모드는, 만일 새로운 색 비트가 어드레스된 위치로 쓰여져서 그 위치에 이진수 “0(ZERO)”상태를 발생한다면 하나의 비트 맵 메모리의 1어드레스에 기억된 1색 비트가 지워질 때를 제외하고는, 선택된 색패턴을 표시된 색 패턴상에 부가한다.

논리부가 ROM을 비트 맵 메모리들에 결합한다. 동작 모드와 색비트의 이진수 상태를 지시하는 각각의 색 비트용의 2비트가 동작 모드에 따라서 그들의 각각의 비트 맵 메모리에 쓰여질 새로운 색비트들을 발생하기 위해 각각의 비트 맵 메모리로부터 어드레스된 비트와 결합된다.

본 발명의 특징인 신규한 장치가 특히 첨부된 특허청구의 범위에 기재되었으나, 본 발명의 구성 및 동작에 관하여 본 발명이 첨부된 도면을 참조한 이하의 설명에서 더욱 명백해질 것이다.

제1도는 예를들면 전형적으로 음극선관(CRT)디스플레이인 디스플레이(40)상에 그래픽을 칼라(색)으로 표시하기 위한 디스플레이 서브시스템의 전체 블록도이다.

어드레스 정보가 퍼스날 컴퓨터 임의선택(PCO)인터페이스 어드레스 버스(2)로부터 그래픽 디스플레이 서브시스템에 의해 수신된다. 데이타 정보가 PCO 인터페이스 데이타버스(36)로부터 수신되고, 제어정보는 PCO 인터페이스 제어버스(42)로부터 수신된다. PCO 인터페이스는 전형적인 퍼스날 컴퓨터(도시안됨) 또는 다른 전형적인 데이타 처리 시스템(도시안됨)으로부터 정보를 수신한다.

그래픽 디스플레이가 색 원형도표 또는 선 도표들을 발생하고 변경할 수 있는 능력을, 사무용 그래픽 시장에서는 요건으로 한다.

비트 맵 메모리(10-G)는 디스플레이(40)상에 녹색영상을 표시하는 비트들을 기억하며, 비트 맵 메모리(10-R)는 디스플레이(40)상에 적색 영상을 표시하는 비트들을 기억하며, 비트 맵 메모리(10-B)는 디스플레이(40)상에 청색 영상을 표시하는 비트들을 기억한다.

비트 맵 메모리(10-G), (10-R), (10-B)는 PCO 인터페이스 어드레스버스(2) 또는 행 및 열 어드레스(RAS/CAS)카운터(4)로부터 어드레스 멀티플렉서(MUX)(6)를 경유해서 어드레스 된다. PCO 인터페이스 어드레스 버스(2)로부터 어드레스 신호가 디스플레이의 영역을 PCO 인터페이스 데이터버스(36)로부터 수신된 데이타로 갱신하는데 사용된다. RAS/CAS 카운터(4)로부터 어드레스 신호가 디스플레이(4)상에 디스플레이 하기위해 비트 맵 메모리(10-G), (10-R), (10-B)로부터 비트들을 순차적으로 판독하는데 사용된다. 8개의 가능한 색들이 1픽셀을 표시하기 위해 비트 맵 메모리(10-G), (10-R) 및 (10-B)들 각각에서 동일 어드레스 위치의 조합을 사용하므로 가능해진다.

PCO 인터페이스 제어버스(42)로부터 제어신호를 수신하는 사이클제어부(12)는 비트 맵 메모리(10-G), (10-R) 및 (10-B)와 A 버퍼들(14-G), (14-R) 및 (14-B)과, B 버퍼들 (16-G), (16-R) 및 (16-B)과, 시프트 레지스터들 (18-G), (18-R) 및 (18-B)로부터 각각 바이트들을 판독하기 위해, 어드레스 MUX(6)와 RAS/CAS 카운터(4)의 동작을 제어한다. 1픽셀을 표시하는 각각의 비트 맵 메모리(10-G), (10-R), (10-B)로부터의 1비트가 텍스트 혼합 ROM(22)을 어드레스한다. ROM(22)의 출력신호들이 색 픽셀을 표시하기 위해 디스플레이(40)에 전송하도록 출력 레지스터(24)에 인가된다.

또한, PCO 인터페이스 어드레스 버스(2)로부터 어드레스 신호들이, 한정된 영역에 표시하기 위해 8기본색들의 색조들을 제공하기 위해, 비트 맵 메모리(10-G), (10-R) 및 (10-B)들에 신호들을 제공해 주는 패턴 ROM(28)에 인가된다. 모드 및 출력 레지스터(30)가 REPLACE 모드, OR 모드 또는 EXCLUSIVE OR 모드중 어느 한 동작 모드를 한정하기 위한 신호를 공급한다.

비트 선택 멀티플렉서(MUX)(20-G), (20-R) 및 (20-B)들 각각이, 1비트 레지스터(32)에 기억하기 위해, 각각 비트 맵 메모리(10-G), (10-R) 및 (10-B)들로부터 판독된 비이트로부터 1비트를 선택한다. 비트 레지스터 출력신호들이 판독 변경 라이트(readmodify write)부(26)에 인가된다. 판독 변경 라이트부(26)는 패턴 ROM(28)로부터 데이타 비트들을 또한 수신하고, 모드 제어 레지스터(30)의 내용에 지시된 바와같이 특정 동작을 실행하고, 판독 변경 라이트부(26)의 출력을 비트 맵 메모리(10-G), (10-R) 및 (10-B)로 라이트한다.

제2도는 비트 맵 메모리(10-G), (10-R), (10-B)들을 갱신하는 상세논리회로도이다. ROM(28-1)은 비트 맵 메모리(10-R)을 갱신하기 위한 비트 패턴들을 기억하고, ROM(28-2)은 비트 맵 메모리(10-G), (10-B)들을 갱신하기 위한 비트 패턴들을 기억한다. 비트 맵 메모리(10-G), (10-R) 및 (10-B)는 각각 그들 각각의 색, 즉, 적, 녹, 청색을 제어한다. 제3도에 도시한 바와같이, 색 8진수로 나타낸 바와같이 적, 녹, 청의 조합은 5개의 다른 색들, 즉, 흑(black), 시안, 마젠타, 황(yellow) 및 백색을 만든다. 예를들면 8진수 2인 녹색(이진수 101)을 8진수 4인 적색(이진수 100)과 조합하여 8진수 6인 황색(이진수 110)을 만든다.

제2도의 논리회로는 모드 신호 BMOD00+00와 BMOD01+00에 의해 정의된 바와같이 3동작 모드들중 한 모드에서 동작한다. 논리 “0”상태의 신호 BMOD00+00와 BMOD01+00들은 REPLACE 동작을 나타낸다. REPLACE 동작 모드에서, 비트 맵 메모리(10-G), (10-R), (10-B)에 기억된 1픽셀이, 새로운 픽셀을 나타내는 ROM(28-1)(28-2)들에 기억된 어드레스된 비트 패턴에 의해, 교체된다. 1픽셀은 디스플레이(40)상에서 1비트 위치를 표시하는데, 이것은 3기본 색인 적, 청 및 녹색의 조합으로 구성된다.

논리 “0”상태인 신호 BMOD00+00와 논리 “1”상태의 신호 BMOD01+00는 OR 동작모드를 정의한다. “OR” 동작에 있어서, 디스플레이(40)상에 표시된 새로운 픽셀은 이전(old) 픽셀상에 부가된 새로운 픽셀을 표시하는 비트 패턴으로 구성된다.

OR 동작은 적당한 비트를 비트 맵 메모리(10-G), (10-R) 및/또는 (10-B)에 부가하여서 디스플레이(40)의 1영역의 색깔을 변화시킬 수 있다.

논리 “1”상태의 신호 BMOD00+00와 논리 “0”상태의 신호 BMOD01+00는 EXCLUSIVE OR 동작 모드를 정의한다. EXCLUTIVE OR 동작므도는, 기억된 픽셀과 선택된 패턴 픽셀이 상이할 때만, 즉, 한 픽셀이 이진수 “1”이고, 다른 한 픽셀이 이진수 “0”일때만 이진수 “0”으로 세팅할 수 있게 한다. 만일 기억된 및 선택된 픽셀들이 동일하다면, 즉 둘다 이진수 0이거나 이진수 1이라면, 그 결과 기억된 픽셀은 이진수 0일 것이다. 이런 동작은, 만일 동일 픽셀패턴이 두번째 쓰여질 경우, 1픽셀 패턴을 지울 수 있게한다. EXCLUSIVE OR 동작은 비트 맵 메모리(10-G), (10-R) 및/또는 (10-B)로부터 적당한 비트들을 제거 또는 부가하므로서 영역 색깔을 변화시킨다.

[REPLACE 모드동작]

REPLACE 모드동작하도록 신호 PROMR1+00, PROMG1+00 및 PROMB1+00는 논리 1상태에 있다. 신호 PROMR0+00, PROMG0+00 및 PROMB0+00는 디스플레이(40)상에 원하는 새로운 픽셀 값에 따라서 이진수 1이거나 또는 0을 나타낸다.

AND 게이트(26-2R), (26-2G), (26-2B)는 각각 신호 PROMR1+00, PROMG1+00 및 PROMB1+00에 의해 디스에이블되어, 출력신호 DATSEL+OR, DATSEL+0G, DATSEL+0B가 논리 0로 되게하므로 기억된 데이타 값을 부정(negating)한다. 따라서, 익스쿨투시브 OR 게이트(26-4R), (26-4G), (26-4B)로부터의 각각의 출력신호 REDXOR+00, GENXOR+00, BLUXOR+00는, AND 게이트(26-6R), (26-6G), (26-6B)를 경유해서 비트 맵 메모리(10-G), (10-R), (10-B)로 쓰여지는 입력신호 RPOMR0+00, PROMG0+00, PROMB0+00들과, 신호 REDXOR+1T, GRNXOR+1T, BLUXOR+1T 들의 상태를 반영한다.

[OR 모드동작]

OR 모드 동작중에, 신호 PROMR0+00가 논리 1상태에 있고, 신호 PROMR1+00가, 만일 이진수 “1”비트가 비트 맵 메모리(10-R)의 어드레스된 기억위치에 기억될려하면, 논리 0상태에 있다. AND 게이트(26-2R)는 디스에이블되고, 익스클루시브 OR 게이트(26-4R)의 출력신호 REDXOR+00가 논리 1상태에 있어서 AND 게이트(26-6R)을 경유하여 신호 REDXOR+1T가 비트 맵 메모리(10-R)에 라이트(write)된다. 케니스 이. 부루스씨가 싱글 프레임 타임중에 왜곡 없이 디스플레이를 클리어하는 장치란 명칭으로 동일자 출원한 미합중국 특허 출원 제 호에 기재된 바와같은 클리어(Clear)비트 맵 메모리 동작중에만 신호 CLRCYC-00가 논리 “0”상태에 있다.

이진수 “1”들이 OR 모드동작에서와 비슷한 방식으로 비트 맵 메모리(10-G) (10-B)에 라이트된다.

또한, OR 모드 동작중에 신호 PROMR0+00가 논리 “0”이고 이진수 “0”이 비트 맵 메모리(10-R)의 어드레스된 기억위치에 기억된 비트와 “OR”될때 신호 PROMR1+00가 논리 “1”이다. 신호 PROMR1+00가 AND 게이트(26-2R)를 인에이블하므로 기억된 데이타 비트 DATA05+00의 값이 그 게이트의 출력에 나타난다. OR 동작의 마지막에 어드레스된 기억위치가, 이진수 “0”가 비트 맵 메모리(10-R), (10-G), (10-B)에 “OR”될 선택된 비트 패턴일 경우 OR 동작을 뒤따르기 때문에 OR 동작전에 동일 비트 레벨을 유지할 수 있다.

비트들이 비트 맵 메모리(10-R)내의 어드레스된 기억위치로부터 후술하는 바와같이 판독된다. 8출력 신호들, 즉, 신호 BMRED0+00 내지 BMRED7+00는 선택 멀티플렉서(MUX)(20-R)의 입력단자들에 인가된다. PCO 인터페이스 어드레스 버스(2)로부터 어드레스 신호 LWBYTE-00, L8AD19+00, L8AD18+00가, 타이밍 신호 CMMCT4의 상승구간에 레지스터(32)에 기억될 신호 SELRED+00를 발생하기 위해 8신호들중 한 신호를 선택한다. 레지스터(32)로부터 신호 DATA05+00가 신호 DATSEL+0R를 발생하는 AND 게이트(26-2R)에 인가된다. 신호 DATSEL+0R가 EXCLUSIVE OR 게이트(26-6R)에 인가되는데, 이 게이트는, 신호 PROMR0+00가 논리 0상태에 있기 때문에, 신호 DATA05+00와 동일하 상태를 가진 신호 REDXOR+00를 발생한다. 따라서, 신호 REDXOR+1T가 비트 맵 메모리의 동일 어드레스 기억위치에 라이트되며, 신호 DATA05+00를 발생시키는 비트와 같은 상태를 갖는다.

또한 OR 모드 동작을 위해 신호 DATA06+00가 MUX(20-6)에 의해 발생되고, AND 게이트(26-2G)에 인가되어 비트 맵 메모리(10-G)의 어드레스된 기억위치로부터 판독된 비트 상태를 출력한다. 신호 DATA07+00가 MUX(20-B)에 의해 발생되고, AND 게이트(26-2B)에 인가되어 비트 맵 메모리(10-B)내의 어드레스된 기억위치로부터 판독된 비트 상태를 출력한다. 신호 DATA06+00 및 DATA07+00는 전술한 DATA05+00 신호와 비슷한 방법으로 처리된다.

AND 게이트(26-2R),(26-2G),(26-2B)가, 이진수 “0”를 표시한 1패턴이 ROM(28-1),(28-2)으로부터 판독되는 경우, OR 모드 동작중에 활성 상태에 있는것을 유의해야 한다.

[EXCLUSIVE OR 모드동작]

EXCLUSIVE OR 모드동작을 하도록 신호 PROMR1+00가 논리 “1”로 되어 AND 게이트(26-2R)를 인에이블링한다. 신호 PROMR0+00는 PROM(28-1)로부터 판독된 선택된 패턴 비트이 상태, 즉, “1”비트에 대해 논리 1 및 “0”비트에 대해 논리 0의 상태를 나타낸다.

전술한 바와같이, 신호 DATA05+00는 만일 “1”비트가 비트 맵 메모리(10-R)의 어드레스된 기억위치로부터 판독되었다면, 논리 1상태에 있을 것이다. 따라서, 익스쿨루시브 OR 게이트(26-4R)에 인가된 신호 DATSEL+0R가 논리 1상태에 있을 것이다. 만일 신호 PROMR0+00가 PROM(28-1)으로부터 판독된 “1”비트를 지시하는 논리 1상태에 있다면, 출력신호 REDXOR+00는 논리 0상태에 있을 것이고, “0”비트가 비트 맵 메모리(10-R)의 어드레스된 기억위치에 라이트될 것이다.

만일 신호 DATA05+00가 비트 맵 메모리(10-R)의 어드레스된 기억위치로부터 판독된 “0”비트를 나타내는 논리 0상태에 있다면, 신호 PROMR0+00의 상태는 어드레스된 기억위치로 라이트될 것이다.

송수신기(34)는, 비트 맵 메모리(10-R), (10-G) 및 (10-B)의 어드레스된 기억위치로부터 판독된 비트들을, 비트 맵 메모리를 판독할 것을 지령받을 때 신호 MEMDAT-00의 제어하에 주메모리(도시안됨)내에 기억하기 위해 신호 GDAT00+00 내지 GDAT07+00로서, PCO 인터페이스 데이타 버스(36)상에 싣는다.

[ROM 레이아웃]

제3도는 16비트 블록들로 구성된 ROM(28-1),(28-2)의 레이아웃을 도시한 것이다. 각각의 블록은, 4열중 한 열을 선택하는 신호 LWBYTE-00 및 L8AD19+00와, 4행중 한 행을 선택하는 신호 L8AD10+00 및 L8AD09+00들에 의해서 비트 어드레스 할 수 있다.

패턴 8진수 0는 다음표에 따라서, 적, 녹, 청색의 조합으로 만들어지는 8개의 한결같은 빛깔의 솔리드 색들을 나타낸다.

[표]

실예를 들면, 디스플레이(40)상의 황색 픽셀은 비트 맵 메모리(10-R)로부터 판독된 “1”비트와, 비트 맵 메모리(10-G)로부터 판독된 “1”비트와, 비트 맵 메모리(10-B)로부터 판독된 “0”비트로 구성되는데, 상기 3비트 맵 메모리들은 모두 제1도의 어드레스 MUX(6)로부터의 동일 어드레스로 어드레스된다.

패턴 8진수 0의 솔리드색에 부가해서 16비트 블록들로 구성된 영역인 패턴 8진수 1의 모자이크(mosaic)는 8색들중의 한 색에서 대각선들을 표시할 것이다.

패턴 8진수 2의 모자이크는 8색들중 한 색에서 수직선들을 표시할 것이다.

패턴 8진수 3 내지 8진수 7은 제3도의 우측에 백분율로 표시한 바와같이 특정 색을 표시하는 16비트들의 백분율만을 갖는다.

25% 패턴에 대해 오직 4픽셀만이 색을 표시하고, 50% 패턴에 대해서는 오직 8픽셀만이, 75% 패턴에 대해서는 오직 12픽셀만이 패턴을 표시한다. 이런 패턴이 색조를 표시한다. 0은 배경(background)색을 지시하는 것으로서, 이 배경색은 이전에 전술한 바와같이 선택되는 모드를 따라 여러 상이한 색 및 색조들을 얻기 위해 색들을 혼합함에 의해 보존되거나 보존되지 않을 수 있다.

또한, 색들이 혼합되도록 하는 픽셀 패턴을 주목하면, 백색의 패턴 8진수 7(25%)가 시안색의 패턴 8진수 3(25%)과 혼합되면 핑크색의 1색조가 만들어진다. 마젠타색의 패턴 8진수 5(50%)와 적색의 패턴 8진수 4(50%)를 혼합해서 청색 색조를 띤 진한 적색을 만든다. 또한, 백색의 패턴 8진수 7(25%)를 시안색으로 패턴 8진수 3(25%)와 혼합하면 엷은 시안색이 된다.

ROM(28-1)에 인가된 신호 GDAT05+00와, ROM(28-2)에 인가된 신호 GDAT06+00와 GDAT07+00가 색을 선택하고, 신호 GDAT05+00, GDAT06+00 및 GDAT07+00들은 제3도의 색 8진수 숫자를 결정하는 것으로서, PCO 인터페이스 데이타 버스(36)로부터 그래픽 논리부에 의해 수신된다.

본 발명의 양호한 실시예가 도시되고 설명되었지만, 본 분야의 기술자들에 의해 본 발명의 여러 변경 또는 개작이 본 발명의 특허청구의 범위내에서 이뤄질 수 있음을 이해해야 한다. 따라서, 전술한 여러소자들이 동일한 결과를 가져오고 특허청구된 본 발명의 정신내에 있는 다른 여러 소자들로 변경되거나 교체될 수 있다. 그러므로 본 발명을 이하 첨부된 특허청구의 범위에 의해 제한하려 하였다.

Claims

다수의 픽셀로 구성된 색화상을 디스플레이하고, 다수의 색들과 색조들로 상기 색화상 영역을 채색하기위한 채색장치를 포함한 칼라 디스플레이 그래픽 시스템에 있어서, 상기 채색 장치가, 비트들을 기억하기 위한 비트 맵 메모리 수단을 구비하는데, 상기 비트 맵 메모리 수단의 대응 기억부에 있는 비트들의 조합이 상기 픽셀들중 대응 1픽셀의 상기 다수의 색들중 1색을 결정하고 ; 상기 비트 맵 메모리 수단에 연결되고, 상기 다수의 색들의 각각에 대해 다수의 비트 패턴들을 기억하기 위한 판독전용 메모리(ROM)수단을 구비하는데, 상기 다수의 비트 패턴들의 제1패턴들은 다수의 균일한 색들을 표시하고, 상기 다수의 비트 패턴들의 제2패턴들은 상기 다수의 색들의 상기 각각의 색들의 소정의 색조들을 표시하며 ; 상기 ROM 수단이 상기 다수의 비트 패턴들의 각 비트에 대해 색 비트 신호들을 발생하기 위한 발생수단을 포함하며 ; 상기 비트 맵 메모리 수단이 상기 색화상을 디스플레이하기 위해 상기 대응 기억부에 상기 비트들을 기억하도록 상기 색 비트신호들에 응답하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
제1항에 있어서, 상기 비트 맵 메모리 수단이, 만일 상기 색 비트 신호들이 적색 비트를 표시할 경우 상기 색 화상의 다수의 적색 픽셀들을 표시하는 다수의 제1비트들을 기억하기 위한 제1비트 맵 메모리 수단과 ; 만일 상기 색비트 신호들의 녹색 비트를 표시할 경우 상기 색 화상의 다수의 녹색 픽셀들을 표시하는 다수의 제2비트들을 기억하기 위한 제2비트 맵 메모리 수단 및 만일 상기 색 비트 신호들의 청색 비트를 표시할 경우 상기 색화상의 다수의 청색 픽셀들을 표시하는 다수의 제3비트들을 기억하기 위한 제3비트 맵 메모리 수단을 구비하는데 ; 상기 대응 기억부로부터의 상기 다수의 제1, 제2, 제3비트들의 조합이 소정의 색들중의 1색을 표시하는 상기 픽셀들 중 1픽셀을 발생하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
제2항에 있어서, 상기 ROM 수단이 상기 다수의 비트 패턴들을 기억하기 위한 하나의 ROM을 포함하고, 상기 다수의 비트 패턴들의 각각은 16비트 위치를 포함하고, 상기 16비트 위치의 각각은 제1균일 색에 대한 이진수 “1”을 포함하고, 상기 16비트 위치의 4개의 위치는 상기 제1균일 색의 제1색조에 대한 제1다수의 소정 위치에 있는 이진수 “1”을 포함하고, 상기 16비트 위치의 8개의 위치는 상기 제1균일 색의 제2색조에 대한 제2다수의 소정 위치에 있는 이진수 “1”을 포함하고, 상기 16비트 위치의 12개 위치는 상기 제1균일 색의 제3색조에 대한 제3다수의 소정 위치에 있는 이진수 “1”을 포함하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
제3항에 있어서, 상기 ROM이 상기 제1균일 색의 제1색조에 대한 제4다수의 소정 위치에 있는 이진수 “1”를 포함하고, 상기 16비트 위치의 8개의 위치가 상기 제1균일 색의 상기 제2색조에 대한 제5다수의 소정 위치에 있는 이진수 “1”를 포함하고 ; 상기 제1균일 색의 상기 제1색조를 표시하는 상기 제1다수의 소정 위치가 제4색조를 발생하기 위해 제2솔리드색의 상기 제1색조를 표시하는 상기 제4소정 위치상에 부가되고 ; 상기 제1균일 색의 상기 제2색조를 표시하는 상기 제2다수의 소정 위치가 제5색조를 발생하기 위해 상기 제2균일 색의 제2색조를 표시하는 상기 제5단수의 소정 위치상에 부가되며 ; 상기 제1균일 색의 상기 제3색조를 표시하는 상기 제3다수의 소정 위치가 제6색조를 발생하기위해 상기 제2균일 색의 상기 제1색조를 표시하는 상기 제4다수의 소정 위치상에 부가되는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
다수의 픽셀로 구성되는 색화상을 디스플레이하고, 다수의 색들 및 색조들로 상기 색화상 영역을 채색하기 위한 장치를 포함하며, REPLACE 모드 동작에서 작동되는 칼라디스플레이 그래픽 시스템에 있어서, 상기 장치가, 비트 맵 메모리 수단의 대응 기억부에 기억된 비트들을 표시하는 다수의 1차색 신호들의 조합이 상기 픽셀들중의 대응 1픽셀의 상기 다수 색들중의 대응 1색을 결정하도록 상기 다수의 1차색 신호들을 발생하기 위한 상기 비트 맵 메모리 수단과 ; 상기 다수의 1차색 신호들의 각각에 대응하여 상기 REPLACE 모드 동작에 따른 1상태를 갖는 다수의 제1신호들을 발생하기 위해 상기 비트 맵 메모리 수단에 연결된 ROM 수단과 ; 상기 비트 맵 메모리 수단과 상기 ROM 수단에 연결되며, 상기 다수의 제1신호들을 표시하는 상기 비트들로써 상기 다수의 색 신호들을 표시하는 상기 비트 맵 메모리 수단내의 상기 비트들을 교체하기 위한 상기 REPLACE 모드 동작을 표시하는 상기 다수의 제1신호들 및 상기 다수의 1차색 신호들에 응답하는 비트 선택 수단을 구비하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
다수의 픽셀로 구성되는 색화상을 디스플레이하고, 다수의 색들 및 색조들로 상기 색화상 영역을 채색하기 위한 장치를 포함하며, OR 모드 동작에서 작동되는 칼라 디스플레이 그래픽 시스템에 있어서, 상기 장치가, 비트 맵 메모리 수단의 대응 기억부에 기억된 비트들을 표시하는 다수의 1차색 신호들의 조합이 상기 픽셀들중의 대응 1픽셀의 상기 다수 색들중의 대응 1색을 결정하도록 상기 다수색 신호들을 발생하기 위한 상기 비트맵 메모리 수단과 ; 상기 다수의 1차색 신호들의 각각에 대응하여 상기 OR 모드 동작에 따른 1상태를 갖는 다수의 제2신호들을 발생하도록 상기 비트 맵 메모리 수단에 연결된 ROM 수단과 ; 상기 비트 맵 메모리 수단과 상기 ROM 수단에 연결되며, 상기 다수의 제2신호들을 표시하는 상기 비트들로써 상기 다수의 색 신호들을 표시하는 상기 비트 맵 메모리 수단내의 상기 비트들을 부가하기 위해서 상기 OR 모드 동작을 표시하는 상기 다수의 제2신호들 및 상기 다수의 제1색 신호들에 응답하는 비트 선택 수단을 구비하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
다수의 픽셀들로 구성되는 색화상을 디스플레이하고, 다수의 색들 및 색조들로 상기 색화상 영역을 채색하기 위한 장치를 포함하며, EXCLUSIVE OR 모드 동작에서 작동되는 칼라 디스플레이 그래픽 시스템에 있어서, 상기 장치가 비트 맵 메모리 수단의 대응 기억부에 기억된 비트들을 표시하는 다수의 1차색 신호들의 조합이 상기 픽셀들중의 대응 1픽셀의 상기 다수 색들중의 대응 1색을 결정하도록 상기 다수 색 신호들을 발생하기 위한 상기 비트 맵 메모리 수단과 ; 상기 다수의 1차색 신호들의 각각에 대응하여 상기 EXCLUSIVE OR 모드 동작에 따른 1상태를 갖는 다수의 제3신호들을 발생하도록 상기 비트 맵 메모리 수단에 연결된 ROM 수단과 ; 상기 비트 맵 메모리 수단과 상기 ROM 수단에 연결되며, 만일 상기 다수의 제3신호들과 상기 다수의 색신호들이 상이한 상태를 표시한다면 상기 비트 맵 메모리 수단내에 이진수 “1”을 기입하고, 만일 상기 다수의 제3신호들과 상기 다수의 색신호들의 동일 상태를 표시한다면 상기 비트 맵 메모리 수단내에 이진수 “0”을 기입하도록, 상기 다수의 제3신호들을 표시하는 상기 비트 맵 메모리 수단내의 상기 비트들을 교체하기 위한 상기 EXCLUSIVE OR 모드 동작을 표시하는 상기 다수의 제3신호들 및 상기 다수의 1차색 신호들에 응답하는 비트선택 수단을 구비하는 것을 특징으로 한 칼라 디스플레이 그래픽 시스템.
각각의 어드레스 가능한 3색 기억부(10-B, R, G)가 각각의 색에 따라서 디스플레이 되게끔 전체적으로 표시된 비트들을 보유하는 디스플레이 서브시스템과 함께 사용되도록 상기 표시영역을 선택 가능한 색조로서 채색하기 위한 장치에 있어서, 상기 표시영역에 인가된 색 및 대응하는 색조를 한정하는 일련의 비트로 이루어진 다수의 다중비트 블럭을 보유한 제2어드레스 가능기억부(28-1,2)와 ; 상기 색과 상기 제2기억부에 접속됨으로써 i) 상기 3색 기억부로부터 상기 표시영역에 대한 다수의 비트들을 독출하기 위한 어드레스와, ii) 상기 제2기억부로부터 대응하는 블럭의 비트들을 독출하기 위한 어드레스와, iii) 실행된 일련의 변경을 나타내는 모드 신호들을 발생하기 위한 제어회로(2,4,36)와 ; 상기 제2기억부로부터 판독된 비트들과 상기 3색 기억부로부터 판독된 다수의 비트들에 대한 대응 비트들을 수신하고, 상기 모드 신호들과 상기 제2기억부의 비트들에 응답하여 상기 비트들을 논리적으로 결합함으로써 상기 3색 기억부내에 기억된 비트들로 표시된 출력신호들을 발생하도록 접속되는 논리회로(20-B, R, G ; 32, 26-B, R, G) 및 상기 출력신호들을 상기 어드레스로 표시된 상기 3색 기억부내의 기억장소에 기입하기 위한 회로를 구비하는 것을 특징으로 하는 채색용 장치.