KR910009784B1 - Method of fabrication for semiconductor integrated circuit - Google Patents

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Abstract

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Description

반도체 집적회로의 제조 방법Manufacturing Method of Semiconductor Integrated Circuit

제1a도 내지 제1f도는 각각 본 발명의 제1의 실시예를 설명하기 위한 단면도.1A to 1F are cross-sectional views for explaining the first embodiment of the present invention, respectively.

제2도는 본 발명의 제2의 실시예를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a second embodiment of the present invention.

제3a도 내지 제3f도는 본 발명의 제2의 실시예의 제조 방법을 설명하기 위한 단면도.3A to 3F are cross-sectional views for explaining the manufacturing method of the second embodiment of the present invention.

제4도는 본 발명의 제2의 실시예를 설명하기 위한 단면도.4 is a cross-sectional view for explaining a second embodiment of the present invention.

제5도는 본 발명의 제3의 실시예를 설명하기 위한 단면도.5 is a cross-sectional view for explaining a third embodiment of the present invention.

제6a도 내지 제6f도는 본 발명의 제3의 실시예의 제조 방법을 설명하기 위한 단면도.6A to 6F are sectional views for explaining the manufacturing method of the third embodiment of the present invention.

제7도는 본 발명의 제3의 실시예를 설명하기 위한 단면도.7 is a cross-sectional view for explaining a third embodiment of the present invention.

제8도는 본 발명의 제4의 실시예를 설명하기 위한 단면도.8 is a cross-sectional view for explaining a fourth embodiment of the present invention.

제9a도 내지 제9f도는 각각 본 발명의 제4의 실시예의 제조 방법을 설명하기 위한 단면도.9A to 9F are cross-sectional views for explaining the manufacturing method of the fourth embodiment of the present invention, respectively.

제10a도 내지 제10i도는 각각 본 발명의 제5의 실시예를 설명하기 위한 단면도.10A to 10I are cross sectional views each illustrating a fifth embodiment of the present invention.

제11a도 내지 제11h도는 각각 본 발명의 제6의 실시예를 설명하기 위한 단면도.11A to 11H are cross-sectional views for explaining the sixth embodiment of the present invention, respectively.

제12도는 종래의 예를 설명하기 위한 단면도.12 is a cross-sectional view for explaining a conventional example.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

121,221,321,421,521,621 : 기판121,221,321,421,521,621: substrate

124,224,324,424,524,624 : P+분리 영역124,224,324,424,524,624: P + separation region

126,226,326,427,526,628 : 하부 전극 영역126,226,326,427,526,628: lower electrode area

127,227,327,428,527,631 : P베이스 영역127,227,327,428,527,631: P base area

129,229,330,430,529,632 : 유전체 얇은막129,229,330,430,529,632: dielectric thin film

130,230,331,431,530,634 : N+에미터 영역130,230,331,431,530,634: N + emitter area

본 발명은 MIS형 용량 소자를 편성한 반도체 집적회로의 NPN 트랜지스터의 hFE제어를 용이하게 한 제조 방법에 관한 것이다.The present invention relates to a manufacturing method that facilitates h FE control of an NPN transistor of a semiconductor integrated circuit in which a MIS type capacitor is formed.

바이포우러(bipolar)형 IC는, 콜렉터로 되는 반도체층 표면에 베이스, 에미터를 2중 확산시켜서 형성한 세로형의 NPN 트랜지스터를 주체로하여 구성되어 있다. 그러므로, 전기의 NPN 트랜지스터를 제조하는 베이스 및 에미터 확산 공정은, 필요불가결의 공정이며, 콜렉터 직열 저항을 저감시키기 위한 높은 농도 매입층 형성의 공정이나 에피턱셜(epitaxial)층 성장의 공정, 각 소자를 접합 분리하기 위한 분리 영역의 형성의 공정이나 전기적 접속을 위한 전극 형성의 공정등과 나란히 바이포우러형 IC를 제조하는 데에 뺄 수 없는 공정(기본공정)이다.A bipolar IC is mainly composed of a vertical NPN transistor formed by double diffusion of a base and an emitter on the surface of a semiconductor layer serving as a collector. Therefore, the base and emitter diffusion process for manufacturing the electric NPN transistor is an indispensable process, and the process of forming a high concentration buried layer, epitaxial layer growth, and each element for reducing collector direct heat resistance. This process is indispensable for the production of bipolar ICs (basic process) in parallel with the process of forming an isolation region for junction separation and the process of electrode formation for electrical connection.

한편, 회로적인 요구에서 다른 소자, 예로 PNP 트랜지스터, 저항, 용량, 제너 다이오우드등을 동일한 기판위에 편성하고자 하는 요구가 있다.On the other hand, there is a demand for the formation of other devices, such as PNP transistors, resistors, capacitors, zener diodes, etc., on the same substrate.

이 경우, 공정의 간소화라는 점에서 가능한한 전기의 기본공정을 유용한 편이 바람직한 것은 물론이다. 그러나, 전기의 베이스 및 에미터 확산 공정은 NPN 트랜지스터의 특성을 가장 중요시하여 여러 조건이 설정됨으로, 전기의 기본 공정만으로는 집적화가 곤란한 경우가 많다. 그래서, 기본적인 NPN 트랜지스터의 형성을 목적으로 하지 않고, 다른 소자를 편성하기 위하여 또는, 다른 소자의 특성을 향상시키는 것을 목적으로 하여 신규한 공정을 추가하는 일이 있다.In this case, of course, it is preferable that the basic process of electricity be as useful as possible in view of the simplification of the process. However, since the base and emitter diffusion processes of electricity are most important in the characteristics of the NPN transistors, and various conditions are set, it is often difficult to integrate only the basic processes of electricity. Therefore, a new process may be added for the purpose of forming other elements, or for improving the characteristics of other elements, without forming the basic NPN transistor.

예로 전기의 에미터 확산에 의한 캐소우드 영역과 제너 다이오우드의 전압을 제어하는 애노우드 영역을 형성하기 위한 P+확산 공정, 베이스 영역과는 비저항이 상이한 저항 영역을 형성하기 위한 R 확산 공정이나 인프래 저항 형성의 공정 MOS형 보다도 큰 용량이 얻어지는 질화막 용량을 형성하기 위한 질화막 형성의 공정, NPN 트랜지스터의 콜렉터 직열 저항을 또한 저감시키기 위한 콜렉터 저저항 영역의 형성의 공정등이 그것이고 전부 바이포우러 IC의 용도나 목적 및 원가적인 면에서 검토하여 추가하던가 아닌가 결정되는 공정(업션공정)이다.For example, the P + diffusion process for forming the cathode region and the anode region for controlling the voltage of the zener diode due to the emitter diffusion of electricity, the R diffusion process or the infra to form a resistive region having a different resistivity from the base region. Resistor formation process Nitride film formation process for forming nitride film capacity which is larger than MOS type, and formation of collector low resistance region for reducing collector direct heat resistance of NPN transistor, etc. It is a process (operational process) that determines whether or not to add based on the purpose, cost and cost of the product.

상기의 업션의 공정을 이용하여 형성한 MIS형 용량을 제12도에 표시한다.The MIS type capacitance formed using the uption process described above is shown in FIG.

동일 도면에 있어서, (1)은 P형 반도체 기판, (2)은 N형 에피텐셜층, (3)은 N+형 매입층, (4)는 P+형 분리 영역, (5)는 아이런드, (6)은 에미터 확산에 의한 N+형의 하부 전극 영역, (7)은 고유전율 절연체로서의 실리콘 질화막(Si3N4)), (8)은 알루미늄 재료로 되는 상부 전극, (9)는 산화막, (10)은 전극이다. 또한 질화막을 이용한 MIS형 용량으로서는, 예로 특개소(60-244056)호 공보에 기재되어 있다.In the same drawing, (1) is a P-type semiconductor substrate, (2) is an N-type epitaxial layer, (3) is an N + type buried layer, (4) is a P + type isolation region, and (5) is an iron (6) is an N + type lower electrode region due to emitter diffusion, (7) is a silicon nitride film (Si 3 N 4 ) as a high dielectric constant insulator), (8) is an upper electrode made of an aluminum material, (9) Is an oxide film and 10 is an electrode. Moreover, as an MIS type capacitance | capacitance using a nitride film, it is described in Unexamined-Japanese-Patent No. 60-244056.

그러나, 종래의 MIS형 용량은 하부 전극으로서 NPN 트랜지스터의 에미터 영역을 이용하고 있으므로, 에미터 영역 형성용의 N형 불순물을 디포지트한 후에 질화막을 형성하고, 그 후에, N형 불순물의 드리이브잉을 행하지 않으면 않된다. 그러면, 질화막의 디퍼지트시에 사용하는 800℃ 전후의 열처리가 에미터 영역을 확산시킴으로, NPN 트랜지스터의 hFE(전류증폭율)의 분산이 크며, 그 콘트롤이 어려운 결점이 있었다.However, in the conventional MIS type capacitor, since the emitter region of the NPN transistor is used as the lower electrode, a nitride film is formed after depositing the N-type impurity for forming the emitter region, and thereafter, the N-type impurity is driven. Must be done. Then, the heat treatment around 800 ° C. used for the deposition of the nitride film diffuses the emitter region, so that the dispersion of the h FE (current amplification factor) of the NPN transistor is large, and the control is difficult.

또, 질화막의 형성에 필요한 업션 공정을 추가하였나 아닌가로 에미터 영역의 열처리 조건을 변경할 필요가 있으므로, 기계 종류별의 공정 관리가 필요한 것이며, 관리의 동일화를 할 수 없는 결점이 있었다.In addition, it is necessary to change the heat treatment conditions of the emitter region by adding or not adding an optional step for forming a nitride film, and thus, a process management for each type of machine is required, and there is a drawback in that the management cannot be equalized.

본 발명은 이상과 같은 결점에 감안하여 된 것으로 MIS형 용량을 편성한 반도체 집적회로의 제조 방법에 있어서, 아이런드 표면에 NPN 트랜지스터의 베이스 영역(27)과 MIS형 용량의 하부 전극 영역(26)을 형성하고 하부 전극 영역(26)의 표면에 유전체 얇은막(29)를 형성한 후, NPN 트랜지스터의 에미터 영역(30)을 형성하는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above drawbacks, and in the method of manufacturing a semiconductor integrated circuit in which MIS type capacitance is organized, the base region 27 of the NPN transistor and the lower electrode region 26 of the MIS type capacitance are formed on the iron surface. And the dielectric thin film 29 is formed on the surface of the lower electrode region 26, and then the emitter region 30 of the NPN transistor is formed.

본 발명에 의하면, 하부 전극으로서 에미터 확산을 이용하지 않고 에미터 영역(30) 형성전에 형성한 영역을 사용하며, 질화막을 디퍼지트한 후에, 에미터 확산을 행함으로, 에미터 영역(30) 형성 이후의 NPN 트랜지스터의 hFE에 영향을 주는 열처리 공정을 배제할 수 있다.According to the present invention, the region formed before the emitter region 30 is formed without using the emitter diffusion as the lower electrode, and the emitter region 30 is formed by diffusing the nitride film and then performing emitter diffusion. The heat treatment process affecting the h FE of the NPN transistor after the formation) can be excluded.

이하, 본 발명의 제1의 실시예를 도면을 참조하면서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, 1st Embodiment of this invention is described in detail, referring drawings.

먼저, 제1a도에 표시한 바와 같이, P형의 실리콘 반도체 기판(121)의 표면에 안티몬(Sb) 또는, 비소(As)등의 N형 불순물을 선택적으로 도우프하여 N+형 매입층(122)를 형성하고, 기판(121) 전체면에 두께가 5-10μ의 N형의 에피턱셜층(123)을 적층한다.First, as shown in FIG. 1A, N-type impurities such as antimony (Sb) or arsenic (As) are selectively doped on the surface of the P-type silicon semiconductor substrate 121 to form an N + -type buried layer ( 122 is formed, and an N-type epitaxial layer 123 having a thickness of 5-10 mu is laminated on the entire surface of the substrate 121.

다음에 제1b도에 표시한 바와 같이 에피턱셜층(123) 표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여 매입층(122)를 각각 둘러싸도록 에피턱셜층(123)을 관통하는 P+형의 분리 영역(124)를 형성한다.Next, as shown in FIG. 1B, a P + type penetrating the epitaxial layer 123 so as to surround the buried layer 122 by selectively diffusing boron (B) on the surface of the epitaxial layer 123. To form a separation region 124.

분리 영역(124)으로 둘러싸인 에피턱셜층(123)이 각각의 회로소자를 형성하기 위한 아이런드(125)로 된다.The epitaxial layer 123 surrounded by the isolation region 124 becomes the iron 125 for forming each circuit element.

다음에 제1c도에 표시한 바와 같이 에피턱셜층(123) 표면에서 P 또는 N형 불순물을 선택 확산시키는 것에 의하여 아이런드(125) 표면에 MIS형 용량 소자의 하부 전극이 되는 하부 전극 영역(126)을 형성한다.Next, as shown in FIG. 1C, a lower electrode region 126 that becomes a lower electrode of the MIS type capacitor on the surface of the iron 125 by selectively diffusing P or N type impurities on the surface of the epitaxial layer 123. ).

그리고, 다른 아이런드(125) 표면에는 붕소(B)를 선택적으로 이온 주입 또는 확산시키는 것에 의하여 NPN 트랜지스터의 베이스로 되는 베이스 영역(127)을 형성한다. 하부 전극 영역(126)은 인(P)이나 안티몬(As)를 사용한 N형 영역 또는 붕소(B)를 사용한 P형 영역으로 하며, 그 공정은 베이스 확산 공정인 전에 행하여도 베이스 확산 공정의 후의 에미터 확산 공정의 직전에 행하여도 무관한 것이다. 베이스 확산 공정 그것을 이용하여도 무관한 것이다. 또, 하부 전극 영역(126)의 확산 깊이는 전혀 불문하고, 불순물농도는 MIS형 용량의 히스테리시스의 관계에서 높은 불순물 농도, 예로 1018atomsㆍ㎝-2이상인 것을 원한다.On the other iron 125 surface, the base region 127 serving as the base of the NPN transistor is formed by selectively implanting or diffusing boron (B). The lower electrode region 126 is an N-type region using phosphorus (P) or antimony (As) or a P-type region using boron (B), and the process may be performed after the base diffusion process even before the base diffusion process. It may be performed just before the diffusion process. Base diffusion process It is irrelevant to using it. In addition, regardless of the diffusion depth of the lower electrode region 126, the impurity concentration is desired to be a high impurity concentration, for example, 10 18 atoms · cm −2 or more in relation to the hysteresis of the MIS type capacitance.

다음에 제1d도에 표시하는 바와 같이, 에피턱셜층(123) 표면의 산화막(128)을 선택적으로 에칭 제거하여, 하부 전극 영역(126) 표면의 일부를 노출시키며, 에피턱셜층(123) 전체면에 상압 CVD 방법등의 기술을 사용하여서 막두께가 수백 내지 천수백 Å의 실리콘 질화막(Si3N4)을 퇴적시킨다.Next, as shown in FIG. 1D, the oxide film 128 on the surface of the epitaxial layer 123 is selectively etched away to expose a part of the surface of the lower electrode region 126, and the entire epitaxial layer 123 is exposed. A silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited on the surface using a technique such as an atmospheric pressure CVD method.

실리콘 질화막은 실리콘 산화막보다도 높은 유전율을 표시함으로, 큰 용량을 형성하는 것이 가능하다. 그리고 전기의 실리콘 질화막 표면에 주지의 레지스트 패턴을 형성하며, 드라이에칭등의 기술을 이용하여 전기의 노출된 하부의 전극 영역(126)의 표면을 덮는 유전체 얇은막(129)를 형성한다. 그 후, 유전체 얇은막(129)를 덮도록 CVD 방법에 의한 산화막(128)를 퇴적시킨다.Since the silicon nitride film exhibits a higher dielectric constant than the silicon oxide film, it is possible to form a large capacitance. Then, a well-known resist pattern is formed on the surface of the silicon nitride film, and a dielectric thin film 129 is formed to cover the surface of the exposed electrode region 126 of electricity using a technique such as dry etching. Thereafter, the oxide film 128 by the CVD method is deposited so as to cover the dielectric thin film 129.

다음에 제1e도에 표시하는 바와 같이 금번은 NPN 트랜지스터의 베이스 영역(127) 표면과 아이런드(125) 표면의 산화막(128)을 구멍을 뚫고 이 산화막(128)을 마스크로서 인(P)을 선택 확산시키는 것에 의하여 N+형의 에미터 영역(130)과 콜렉터 콘택트영역(131)을 형성한다.Next, as shown in FIG. 1E, a hole is formed in the oxide film 128 on the surface of the base region 127 and the iron 125 of the NPN transistor and phosphorus (P) is used as a mask. By selective diffusion, the N + type emitter region 130 and the collector contact region 131 are formed.

다음에 제1f도에 표시한 바와 같이, 산화막(128)위에 네가티브 또는 포지티브 형의 포토레지스트에 의한 레지스트 패턴을 형성하고, 웨트 또는 드라이에칭에 의하여 유전체 얇은막(129)위의 산화막(128)을 제거하며, 또한 산화막(128)의 원하는 부분에 전기적 접속을 위한 콘택트홀을 구멍을 뚫는다.Next, as shown in FIG. 1F, a resist pattern is formed on the oxide film 128 by a negative or positive photoresist, and the oxide film 128 on the dielectric thin film 129 is formed by wet or dry etching. It also removes and drills a contact hole for electrical connection to the desired portion of oxide film 128.

그리고, 기판(121) 전체면에 주지의 증착(蒸着) 또는, 스퍼터 기술에 의하여 알루미늄층을 형성하고, 이 알루미늄층을 재차 패터닝하는 것에 의하여 원하는 형상의 전극(132)와 유전체 얇은막(129)위의 상부 전극(133)을 형성한다.Then, an aluminum layer is formed on the entire surface of the substrate 121 by a known deposition or sputtering technique, and the aluminum layer is patterned again to form an electrode 132 and a dielectric thin film 129 having a desired shape. The upper electrode 133 is formed.

이상과 같은 본원의 제조 방법에 의하면, MIS형 용량의 하부 전극 영역(126)으로서 에미터 확산 공정이전에 형성한 P 또는 N형의 확산 영역을 사용하였으므로, 유전체 얇은막(129)의 제조 공정을 에미터 확산 공정인 전에 배치할 수 있다. 그러면, 에미터 영역(130) 형성용의 인(P)의 데포지트에서 인(P)의 드라이브잉의 사이에 MIS형 용량형성을 위한 열처리를 배치할 필요가 없고, 데포지트에 의하여 인(P)이 초기에 확산된 상태에서 즉 NPN 트랜지스터의 hFE(전류증폭율) 콘트롤을 위한 열처리(드라이브잉)공정을 행할 수 있다.According to the manufacturing method of the present application as described above, since the P or N type diffusion region formed before the emitter diffusion process is used as the lower electrode region 126 of the MIS type capacitance, the manufacturing process of the dielectric thin film 129 is performed. May be placed before the emitter diffusion process. Then, it is not necessary to arrange a heat treatment for MIS type capacitance formation between the deposit of phosphorus P for forming the emitter region 130 and the driving of the phosphorus P, and the phosphorus is deposited by the deposit. In the state where (P) is initially diffused, that is, a heat treatment (drive) process for h FE (current amplification factor) control of the NPN transistor can be performed.

그러므로, NPN 트랜지스터의 hFE의 붕산이 적고, MIS형 용량을 편상한 것에 의한 hFE콘트롤의 어려움을 해소할 수 있다. 또, MIS형 용량을 편성한다 편성하지 않는다에 불구하고 에미터 영역(130)의 열처리 조건을 동일화할 수 있으므로, 기계 종류별의 공정관리가 극히 용이하게 된다.Therefore, the boric acid of the h FE of the NPN transistor is small, and the difficulty of the h FE control due to the compensation of the MIS type capacitance can be solved. In addition, since the heat treatment conditions of the emitter region 130 can be made the same even though the MIS capacity is not knitted, the process management for each type of machine becomes extremely easy.

이하, 본 발명의 제2의 실시예를 도면을 참조하면서 상세히 설명한다.Hereinafter, a second embodiment of the present invention will be described in detail with reference to the drawings.

본 실시예는 하부 전극(226)으로서 P+분리 영역(224)를 이용한 것이며, 이하에 그 구조와 제조 방법을 설명한다.The present embodiment uses the P + isolation region 224 as the lower electrode 226, and its structure and manufacturing method will be described below.

제2도는 본 발명의 제2의 실시예의 반도체 집적회로의 단면 구조를 표시하며(221)은 P형의 실리콘 기판, (222)는 기판(221) 표면에 복수개를 설치한 N+형의 매입층, (223)은 기판(221) 전체면의 위에 적층하여 형성한 N형의 에피턱셜층, (224)는 에피턱셜층(223)을 관통하는 P+형의 분리 영역, (225)는 분리 영역 (224)에 의하여 에피턱셜층(223)을 섬형상으로 형성한 아이런드, (226)은 1개의 아이런드(225) 표면에 분리 영역(224)의 확산 공정을 이용하여 동시에 형성한 에피턱셜층(223) 표면에서 매입층(223)까지 도달하는 P+형의 MIS형 용량의 하부 전극 영역, (227)은 다른 아이런드(225) 표면에 형성한 NPN 트랜지스터 P형의 베이스 영역, (228)은 에피턱셜층(223) 표면을 덮는 실리콘 산화막(SiO2), (29)는 하부 전극 영역(226)의 표면에 퇴적한 MIS형 용량의 유전체 얇은막, (230)은 베이스 영역(227) 표면에 형성한 NPN 트랜지스터의 N+형 에미터 영역, (231)은 아이런드(225) 표면에 형성한 NPN 트랜지스터의 콜렉터 인출을 위한 N+형 콜렉터 콘택트 영역, (232)는 각 영역에 콘택트홀에 의하여 오우미크 콘택트하는 알루미늄 재료로 되는 전극, (233)은 유전체 얇은막(229)의 위에 하부 전극 영역(226)과 대향하도록 설치한 상부 전극이다.2 shows a cross-sectional structure of a semiconductor integrated circuit according to a second embodiment of the present invention, where 221 is a P-type silicon substrate and 222 is a N + type buried layer provided with a plurality of substrates on the surface of the substrate 221. , 223 is an N-type epitaxial layer formed on the entire surface of the substrate 221, 224 is a P + type separation region penetrating through the epitaxial layer 223, 225 is a separation region The irons in which the epitaxial layer 223 is formed in an island shape by 224, and the 226 are epitaxial layers formed simultaneously using a diffusion process of the isolation region 224 on the surface of one iron 225. (223) A lower electrode region of the P + type MIS capacitance which reaches from the surface to the buried layer 223, (227) is an NPN transistor P type base region formed on the surface of another iron 225, (228) The silicon oxide films (SiO 2 ) and (29) covering the surface of the epitaxial layer (223) are MIS-type dielectric thin films deposited on the surface of the lower electrode region (226), and the (230) is a bay. The N + type emitter region of the NPN transistor formed on the surface of the switch region 227, 231 is the N + type collector contact region for extracting the collector of the NPN transistor formed on the surface of the iron 225, and 232. An electrode made of an aluminum material ohmic contacted by a contact hole in each region, 233 is an upper electrode provided on the dielectric thin film 229 so as to face the lower electrode region 226.

하부 전극 영역(226)의 저부는 전부 매입층(222)와 접하도록 형성하고 매입층(222)에 의하여 하부 전극 영역(226)을 기판(221)의 접지 전위에서 전기적으로 절연한다. 그러므로 MIS형 용량은 전기적으로 독립함으로 회로 구성상의 제약이 없다.The bottom portion of the lower electrode region 226 is formed in contact with the buried layer 222 and electrically insulates the lower electrode region 226 from the ground potential of the substrate 221 by the buried layer 222. Therefore, MIS type capacity is electrically independent, so there is no restriction on circuit configuration.

이상과 같은 본원의 구조에 의하면 MIS형 용량의 하부 전극으로서 분리 영역(224)와 동시에 형성한 하부 전극 영역(226)을 사용하였으므로, 유전체 얇은막(229)의 형성 공정을 에미터 확산 공정의 전에 배치할 수 있다.According to the structure of the present application as described above, since the lower electrode region 226 formed at the same time as the isolation region 224 is used as the lower electrode of the MIS type capacitance, the formation process of the dielectric thin film 229 is performed before the emitter diffusion process. Can be placed.

이하, 본원의 제조 방법을 제3a도 내지 제3f도를 사용하여 설명한다.Hereinafter, the manufacturing method of this application is demonstrated using FIG. 3A-FIG. 3F.

먼저 제3a도에 표시한 바와 같이, P형의 실리콘 반도체 기판(221)의 표면에 안티몬(Sb) 또는, 비소(As)등의 N형 불순물을 선택적으로 도우프하여서 N+형 매입층(222)를 형성하고, 기판(221) 저면에 두께 5-10μ의 형의 에피턱셜층(223)을 적층한다.First, as shown in FIG. 3A, an N + type buried layer 222 is selectively doped with N type impurities such as antimony (Sb) or arsenic (As) on the surface of the P-type silicon semiconductor substrate 221. ), And an epitaxial layer 223 having a thickness of 5-10 mu is stacked on the bottom surface of the substrate 221.

다음에 제3b도에 표시한 바와 같이 기판(221) 표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(222)를 각각 둘러싸도록 에피턱셜층(223)을 관통하는 P+형의 분리 영역(224)를 형성한다.Next, as shown in FIG. 3B, by selectively diffusing boron (B) on the surface of the substrate 221, the P + type penetrating the epitaxial layer 223 so as to surround the buried layer 222, respectively. The isolation region 224 is formed.

분리 영역(224)로 둘러싸인 에피턱셜층(223)이 각각의 회로소자를 형성하기 위한 아이런드(225)로 된다. 이와 동시에, 분리 영역(224) 확산 공정의 붕소(B)를 아이런드(225) 표면의 매입층(222)에 대응하는 영역에도 확산시키고, 에피턱셜층(223) 표면에서 매입층(222)에 도달하는 하부 전극 영역(226)을 형성한다. 분리 영역(224)는 포화 확산으로 형성함으로, 하부 전극 영역(226)의 표면 농도는 1018atomsㆍ㎝-2전후로 되며, MIS형 용량의 하부 전극으로서 충분히 사용하는데에 견딜 수 있다.The epitaxial layer 223 surrounded by the isolation region 224 becomes the iron 225 for forming each circuit element. At the same time, boron (B) in the isolation region 224 diffusion process is also diffused into the region corresponding to the buried layer 222 on the surface of the iron 225, and is deposited on the buried layer 222 on the epitaxial layer 223 surface. A bottom electrode region 226 is formed. Since the isolation region 224 is formed by saturated diffusion, the surface concentration of the lower electrode region 226 is around 10 18 atoms · cm −2, and can withstand the use as a lower electrode of the MIS type capacitance.

다음에 제3c도에 표시한 바와 같이, 하부 전극 영역(226)을 형성한 아이런드(225)와는 별도의 아이런드(225)의 표면에 붕소(B)를 선택적으로 이온 주입 또는 확산시키는 것에 의하여 NPN 트랜지스터의 베이스로 되는 베이스 영역(227)을 형성한다.Next, as shown in FIG. 3C, by selectively ion implanting or diffusing boron (B) on the surface of the iron 225 separate from the iron 225 on which the lower electrode region 226 is formed. The base region 227 serving as the base of the NPN transistor is formed.

다음에 제3d도에 표시한 바와 같이, 에피턱셜층(223) 표면의 산화막(228)을 선택적으로 에칭 제거하여 하부 전극 영역(226) 표면의 일부를 노출시키며, 에피턱셜층(223) 전체면에 상압 CVD 방법등의 기술을 사용하여서 막 두께가 수백 내지 천수백 Å의 실리콘 질화막(Si3N4)를 퇴적시킨다.Next, as shown in FIG. 3D, the oxide film 228 on the surface of the epitaxial layer 223 is selectively etched away to expose a part of the surface of the lower electrode region 226 and the entire surface of the epitaxial layer 223. By using techniques such as atmospheric pressure CVD method, a silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited.

실리콘 질화막은 실리콘 산화막보다도 높은 유전율을 표시함으로, 큰 용량을 형성하는 것이 가능하다. 그리고 전기의 실리콘 질화막 표면에 주지의 레지스트 패턴을 형성하고, 드라이에칭등의 기술을 이용하여 전기의 노출된 하부 전극 영역(226)의 표면을 덮는 유전체 얇은막(229)를 형성한다. 그 후, 유전체 얇은막(229)를 덮도록 CVD 방법에 의한 산화막(228)을 퇴적시킨다.Since the silicon nitride film exhibits a higher dielectric constant than the silicon oxide film, it is possible to form a large capacitance. Then, a well-known resist pattern is formed on the surface of the silicon nitride film, and a dielectric thin film 229 is formed to cover the surface of the exposed lower electrode region 226 using a technique such as dry etching. Thereafter, an oxide film 228 by the CVD method is deposited so as to cover the dielectric thin film 229.

다음에 제3e도에 표시한 바와 같이, NPN 트랜지스터의 베이스 영역(227) 표면과 아이런드(225) 표면의 산화막(228)을 구멍을 뚫고 이 산화막(228)을 마스크로서 인(P)를 선택 확산시키는 것에 의하여 N+형의 에미터 영역(230)과 콜렉터 콘택트 영역(231)을 형성한다.Next, as shown in FIG. 3E, a hole is formed in the oxide film 228 on the surface of the base region 227 and the iron 225 surface of the NPN transistor, and phosphorus (P) is selected as the mask. By diffusing, the N + type emitter region 230 and the collector contact region 231 are formed.

다음에 제3f도에 표시한 바와 같이, 산화막(228)위에 네가티브 또는 포지티브형의 포토레지스트에 의한 레지스트 패턴을 형성하고, 유전체 얇은막(229)위의 산화막(228)을 제거하며, 또한 웨트 또는 드라이 에칭에 의하여 산화막(228)의 원하는 부분에 전기적 접속을 위한 콘택트 호올을 구멍을 뚫는다.Next, as shown in FIG. 3F, a resist pattern is formed on the oxide film 228 by a negative or positive photoresist, the oxide film 228 on the dielectric thin film 229 is removed, and also wet or Dry etching drills a contact hole for electrical connection to the desired portion of oxide film 228.

그리고 기판(221) 전체면에 주지의 증착 또는 스퍼터 기술에 의하여 알루미늄층을 형성하며, 이 알루미늄층과 재차 패터닝하는 것에 의하여 원하는 형상의 전극(232)와 유전체 얇은막(229)위의 상부 전극(233)을 형성한다.An aluminum layer is formed on the entire surface of the substrate 221 by a well-known deposition or sputtering technique, and patterned with the aluminum layer again to form an electrode 232 having a desired shape and an upper electrode on the dielectric thin film 229. 233).

이상과 같은 본원의 제조 방법에 의하면, MIS형 용량을 형성하는 하부 전극으로서 분리 영역(224)의 확산 공정에 의하여 형성한 하부 전극 영역(226)을 사용하였으므로, 유전체 얇은막(229)의 제조 공정을 데이터 환산 공정에 의하여 설치할 수 있다.According to the manufacturing method of the present application as described above, since the lower electrode region 226 formed by the diffusion process of the isolation region 224 is used as the lower electrode forming the MIS type capacitance, the manufacturing process of the dielectric thin film 229 Can be installed by a data conversion process.

그러면, 에미터 영역(230)형성용의 인(P)의 데포지트에서 인(P)의 드라이브잉의 사이에 MIS형 용량 형성을 위한 열처리를 배치할 필요가 없고, 데포지트에 의하여 인(P)이 초기에 확산된 상태에서 즉, NPN 트랜지스터의 hFE(전류증폭율) 콘트롤을 위한 열처리(드라이브잉)공정을 행할 수 있다.Then, there is no need to arrange a heat treatment for MIS type capacitance formation between the deposit of the phosphorus P for forming the emitter region 230 and the driving of the phosphorus P, and the phosphorus is deposited by the deposit. In the state where (P) is initially diffused, that is, the heat treatment (drive) process for controlling the h FE (current amplification factor) of the NPN transistor can be performed.

그러므로, NPN 트랜지스터의 hFE의 분산이 적고 MIS형 용량을 편성한 것에 의한 hFE콘트롤의 어려움을 해소할 수 있다. 또, MIS형 용량을 편성한 기계종류와 그렇지 않은 기계종류로 에미터 영역(230)의 열처리 조건을 동일화할 수 있으므로, 기계종류별의 공정관리가 극히 용이하게 된다.Therefore, the difficulty of h FE control due to the small dispersion of the h FE of the NPN transistor and the formation of the MIS type capacitance can be solved. In addition, since the heat treatment conditions of the emitter region 230 can be made the same with the machine type in which the MIS type capacity is organized and the machine type, the process management for each machine type is extremely easy.

본 실시예는 제2도의 실시예에 한정하지 않고, 상하분리의 기술을 이용한 반도체 집적회로에도 응용이 가능하다. 또한, 상하분리 기술을 사용한 것에 있어서, 상하 동시에 이용하는 것은 아니며 제4도와 같이 상하분리 영역(234)의 상측 확산층(235)만을 이용하여 하부 전극 영역(226)을 형성하는 것도 생각할 수 있다. 이 경우는, 하부 전극 영역(226) 매입층(222)까지는 도달하지 않으므로 기판(221)와의 전기적 절연이 행하여진다.The present embodiment is not limited to the embodiment of FIG. 2 but can be applied to semiconductor integrated circuits using the technique of vertical separation. In the case of using the vertical separation technique, the lower electrode region 226 may be formed using only the upper diffusion layer 235 of the vertical separation region 234 as shown in FIG. In this case, since it does not reach the lower electrode region 226 embedded layer 222, electrical insulation with the substrate 221 is performed.

이하, 본 발명의 제3의 실시예를 설명한다. 본 실시예는 하부 전극(326)으로서 P+분리 영역(324)를 이용하고, 또한, 이것에 중첩시켜 베이스 영역(327)을 형성하는 것에 의하여, 표면 농도의 향상을 도모한 것이다.Hereinafter, a third embodiment of the present invention will be described. In the present embodiment, the P + isolation region 324 is used as the lower electrode 326, and the base region 327 is formed by being superimposed thereon, thereby improving the surface concentration.

제5도는 본 발명의 제3의 실시예의 반도체 집적회로의 단면구조를 표시하고, (321)은 P형의 실리콘 반도체 기판, (322)는 기판(321) 표면에 복수개를 설치한 N+형의 매입층, (323)은 기판(321) 전체면의 위에 적층하여 형성한 N형의 에피턱셜층, (324)는 에피턱셜층(323)을 관통하는 P+형의 분리 영역, (325)는 분리 영역(324)에 의하여 에피턱셜층(323)을 섬형상으로 형성한 아이런드, (326)은 1개의 아이런드(325) 표면에 분리 영역(324)의 확산 공정을 이용하여 동시에 형성한 에피턱셜층(323) 표면에서 매입층(324)까지 도달하는 P+형의 MIS형 용량의 제1의 하부 전극 영역, (327)은 다른 아이런드(325) 표면에 형성한 NPN 트랜지스터의 P형의 베이스 영역, (328)은 1개의 아이런드(325) 표면에 제1의 하부 전극 영역(326)에 중첩시켜 베이스 영역(327)과 동시 형성한 제2의 하부 전극 영역, (329)는 에피턱셜층(323) 표면을 덮는 실리콘 산화막(SiO2), (330)은 제1 및 제2의 하부 전극 영역(326), (328)의 표면에 퇴적된 MIS형 용량의 유전체 얇은막, (331)은 베이스 영역(327) 표면에 형성한 NPN 트랜지스터의 N+형 에미터 영역, (332)는 아이런드(325) 표면에 형성한 NPN 트랜지스터의 콜렉터 인출을 위한 N+형 콘택트 호올을 끼워서 오우미크 콘택트하는 알루미늄 재료로 되는 전극, (334)는 유전체 얇은막(330)의 위에 제1 및 제2의 하부 전극 영역(326), (328)과 대향하도록 설치한 상부 전극이다.5 shows a cross-sectional structure of a semiconductor integrated circuit according to a third embodiment of the present invention, where 321 is a P-type silicon semiconductor substrate and 322 is a N + type in which a plurality of substrates are provided on the surface of the substrate 321. The buried layer, 323 is an N-type epitaxial layer formed by stacking on the entire surface of the substrate 321, 324 is a P + type separation region penetrating through the epitaxial layer 323, 325 is The irons in which the epitaxial layer 323 is formed in an island shape by the isolation regions 324 and 326 are epitaxially formed at the same time by using a diffusion process of the isolation regions 324 on the surface of one iron 325. The first lower electrode region of the P + type MIS capacitance, which reaches from the surface of the tuxcial layer 323 to the buried layer 324, 327 is the P type of the NPN transistor formed on the other iron 325 surface. The base region 328 overlaps the first lower electrode region 326 on the surface of one iron 325 to form a second lower electrode region simultaneously formed with the base region 327. , 329 is a silicon oxide film (SiO 2 ) covering the surface of the epitaxial layer 323, 330 is a MIS type capacitance deposited on the surface of the first and second lower electrode regions 326, 328 The dielectric thin film 331 is an N + type emitter region of the NPN transistor formed on the surface of the base region 327, and 332 is an N + type for extracting the collector of the NPN transistor formed on the surface of the iron 325. An electrode made of an aluminum material, which contacts the contact hole and ohmic contacts, 334 is an upper electrode provided to face the first and second lower electrode regions 326 and 328 on the dielectric thin film 330. .

제1의 하부 전극 영역(326)의 저부는 전부 매입층(322)와 접하도록 형성하고, 매입층(322)에 의하여 제1의 전극 영역(326)을 기판(321)의 접지전위에서 전기적으로 절열한다. 그러므로 MIS형 용량은 전기적으로 독립함으로 회로 구성상의 제약이 없다.The bottom portion of the first lower electrode region 326 is formed to contact the buried layer 322, and the first electrode region 326 is electrically connected to the ground potential of the substrate 321 by the buried layer 322. Heat up. Therefore, MIS type capacity is electrically independent, so there is no restriction on circuit configuration.

이와 같은 본원의 구조에 의하면, MIS형 용량의 하부 전극으로서 분리 영역(324)와 동시 형성한 제1의 하부 전극 영역(326)을 사용하였으므로, 유전체 얇은막(330)의 형성 공정을 에미터 확산 공정인 전에 배치할 수 있다.According to the structure of the present application, since the first lower electrode region 326 formed at the same time as the isolation region 324 is used as the lower electrode of the MIS type capacitance, the process of forming the dielectric thin film 330 is emitter diffused. It can be placed before the process.

또, 제1의 하부 전극 영역(326)에 중첩시켜서 제2의 하부 전극 영역(328)을 설치하였으므로, 하부 전극의 표면의 불순물 농도를 향상시키고, 하부 전극의 저항분을 낮게 할 수 있다.In addition, since the second lower electrode region 328 is provided so as to overlap the first lower electrode region 326, the impurity concentration on the surface of the lower electrode can be improved and the resistance of the lower electrode can be lowered.

이하, 제3의 실시예의 제조 방법을 제6a도 내지 제6f도를 사용하여 설명한다.Hereinafter, the manufacturing method of a 3rd Example is demonstrated using FIGS. 6A-6F.

먼저 제6a도에 표시한 바와 같이, P형의 실리콘 반도체 기판(321)의 표면에 안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하여서 N+형 매입층(322)을 형성하고, 기판(321) 전면에 두께 5-10μ의 N형의 에피턱셜층(323)을 적층한다.First, as shown in FIG. 6A, an N + type buried layer 322 is selectively doped with N type impurities such as antimony (Sb) or arsenic (As) on the surface of the P type silicon semiconductor substrate 321. The N-type epitaxial layer 323 having a thickness of 5-10 mu is stacked on the entire surface of the substrate 321.

다음에 제6b도에 표시한 바와 같이 기판(321) 표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(322)를 각각 둘러싸도록 에피턱셜층(323)을 관통하는 P+형의 분리 영역(324)를 형성한다. 분리 영역(324)로 둘러싸인 에피턱셜층(323)이 각각의 회로소자를 형성하기 위한 아이런드(325)로 된다. 이와 동시에, 분리 영역(324) 확산 공정의 붕소(B)를 아이런드(325) 표면의 매입층(322)에 대응하는 영역에도 확산시키며 에피턱셜층(323) 표면에서 매입층(322)에 도달하는 제1의 하부 전극 영역(326)을 형성한다. 분리 영역(324)는 포화확산으로 형성하고, 에피턱셜층(323)을 관통시킴으로 그 표면의 불순물 농도는 1018atomsㆍ㎝-2전후가 된다.Next, as shown in FIG. 6B, by selectively diffusing boron (B) on the surface of the substrate 321, the P + type penetrating the epitaxial layer 323 so as to surround the buried layer 322, respectively. Isolation region 324 is formed. An epitaxial layer 323 surrounded by the isolation region 324 becomes an iron 325 for forming each circuit element. At the same time, boron (B) in the diffusion process of the isolation region 324 is also diffused to the region corresponding to the buried layer 322 on the surface of the iron 325 and reaches the buried layer 322 on the epitaxial layer 323 surface. The first lower electrode region 326 is formed. The isolation region 324 is formed by saturation diffusion and penetrates the epitaxial layer 323 so that the impurity concentration on the surface thereof is about 10 18 atoms · cm −2 .

다음에 제6c도에 표시한 바와 같이, 제1의 하부 전극 영역(326)을 형성한 아이런드(325)와는 별도의 아이런드(325)의 표면에 붕소(B)를 선택적으로 이온 주입 또는 확산시키는 것에 의하여 NPN 트랜지스터의 베이스로되는 베이스 영역(327)을 형성한다. 이와 동시에 1개의 아이런드(325) 표면에도 제1의 하부 전극 영역(326)에 중첩시켜 붕소(B)를 확산시키며, MIS형 용량의 제2의 하부 전극 영역(328)을 형성한다.Next, as shown in FIG. 6C, boron (B) is selectively ion implanted or diffused on the surface of the iron 325 separate from the iron 325 in which the first lower electrode region 326 is formed. The base region 327 serving as the base of the NPN transistor is formed. At the same time, boron (B) is diffused on the surface of one iron 325 by overlapping the first lower electrode region 326 to form the second lower electrode region 328 of the MIS type capacitance.

다음에 제6d도에 표시한 바와 같이 에피턱셜층(323) 표면의 산화막(329)를 선택적으로 에칭 제거하여 제1 및 제2의 하부 전극 영역(326),(328) 표면의 일부를 노출시키며, 에피턱셜층(323) 전체면에 상압 CVD 법등의 기술을 사용하여 막두께가 수백 내지 천수백 Å의 실리콘 질화막(Si3N4)를 퇴적시킨다. 실리콘 질화막은 실리콘 산화막 보다도 높은 유전율을 표시함으로, 큰 용량을 형성하는 것이 가능하다.Next, as shown in FIG. 6D, the oxide film 329 on the surface of the epitaxial layer 323 is selectively etched away to expose a portion of the surfaces of the first and second lower electrode regions 326 and 328. In the entire surface of the epitaxial layer 323, a silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited using a technique such as atmospheric pressure CVD. Since the silicon nitride film exhibits a higher dielectric constant than the silicon oxide film, it is possible to form a large capacitance.

그리고, 전기의 실리콘 질화막 표면에 주지의 레지스트 패턴을 형성하며, 드라이에칭등의 기술을 이용하여 전기의 노출된 제1 및 제2의 하부 전극 영역(326),(328)의 표면을 덮는 유전체 얇은막(330)을 형성한다. 그 후, 유전체 얇은막(330)을 덮도록 CVD 방법에 의한 산화막(329)를 퇴적시킨다.Then, a well-known resist pattern is formed on the surface of the silicon nitride film, and the dielectric thin film covering the surface of the exposed first and second lower electrode regions 326 and 328 using a technique such as dry etching. Film 330 is formed. Thereafter, an oxide film 329 by the CVD method is deposited to cover the dielectric thin film 330.

다음에 제6e도에 표시한 바와 같이 NPN 트랜지스터의 베이스 영역(327) 표면과 아이런드(325) 표면의 산화막(329)를 구멍을 뚫고 이 산화막(329)를 마스크로서 인(P)를 선택 확산시키는 것에 의하여 N+형의 에미터 영역(331)과 콜렉터 콘택트 영역(322)를 형성한다.Next, as shown in FIG. 6E, the oxide film 329 on the surface of the base region 327 and the surface of the iron 325 of the NPN transistor is drilled and phosphorus (P) is selectively diffused using the oxide film 329 as a mask. By forming the N + type emitter region 331 and the collector contact region 322.

다음에 제6f도에 표시하는 바와 같이, 산화막(329)위에 네가티브 또는 포지티브형의 포토레지스트에 의한 레지스트 패턴을 형성하고, 유전체 얇은막(330)위의 산화막(329)를 제거하며, 또한 웨트 또는 드라이에칭에 의하여 산화막(329)의 원하는 부분에 전기적 접속을 위한 콘택트 호올을 뚫는다.Next, as shown in FIG. 6F, a resist pattern made of negative or positive photoresist is formed on the oxide film 329, the oxide film 329 on the dielectric thin film 330 is removed, and also wet or Dry etching drills a contact hole for electrical connection to the desired portion of oxide film 329.

그리고, 기판(321) 전체면에 주지의 증착 또는 스퍼터 기술에 의하여 알루미늄층을 형성하며, 이 알루미늄층을 재차 패터닝하는 것에 의하여 원하는 형상의 전극(329)와 유전체 얇은막(330)위의 상부 전극(334)를 형성한다.Then, an aluminum layer is formed on the entire surface of the substrate 321 by a known deposition or sputtering technique, and the patterned aluminum layer is again patterned to form an electrode 329 and an upper electrode on the dielectric thin film 330. 334 is formed.

이상과 같은 본원의 제조 방법에 의하면, MIS형 용량의 하부 전극을 형성하는 데에 분리 영역(324)의 확산 공정과 NPN 트랜지스터의 베이스 영역(327)의 확산 공정을 이용하였으므로, 하등부가 공정의 필요없이 MIS형 용량의 유전체 얇은막(329)의 제조 공정을 에미터 확산 공정인 전에 설치할 수 있다.According to the manufacturing method of the present application as described above, since the diffusion process of the isolation region 324 and the diffusion process of the base region 327 of the NPN transistor are used to form the lower electrode of the MIS type capacitance, the lower portion requires the process. The manufacturing process of the dielectric thin film 329 of the MIS type capacitance can be provided before the emitter diffusion process.

그러면, 에미터 영역(331) 형성용의 인(P)의 데포지트에서 인(P)의 드라이브잉의 사이에 MIS형 용량의 형성을 위한 열처리를 배치할 필요가 없고, 데포지트에 의하여 인(P)이 초기에 확산된 상태에서 즉, NPN 트랜지스터의 hFE(전류증폭율)콘트롤을 위한 열처리(드라이브잉) 공정을 행할 수 있다.Then, it is not necessary to arrange a heat treatment for the formation of the MIS type capacitance between the deposit of the phosphorus P for forming the emitter region 331 and the driving of the phosphorus P, and by the deposit In a state where phosphorus (P) is initially diffused, that is, a heat treatment (driving) process for h FE (current amplification factor) control of an NPN transistor can be performed.

그러므로, NPN 트랜지스터의 hFE의 분산이 적고, MIS형 용량을 편성한 것에 의한 hFE콘트롤의 어려움을 해소할 수 있다. 또, MIS형 용량을 편성한 기계종류와 그렇지 않은 기계종류로서 에미터 영역(330)의 열처리 조건을 동일화 할 수 있으므로, 기계종류별의 공정 관리가 극히 용이하게 된다.Therefore, the dispersion of the h FE of the NPN transistor is small, and the difficulty of the h FE control due to the formation of the MIS type capacitance can be eliminated. In addition, since the heat treatment conditions of the emitter region 330 can be made the same as the machine type in which the MIS type capacity is organized and the machine type, the process management for each machine type becomes extremely easy.

본 실시예는 제5도의 실시예에 한정되지 않고, 상하 분리의 기술을 이용한 반도체 집적회로에도 응용이 가능한 것이다.This embodiment is not limited to the embodiment of FIG. 5, but can also be applied to semiconductor integrated circuits using the technique of vertical separation.

또한, 상하 분리 기술을 사용한 것에 있어서, 상하 동시에 이용하는 것이 아니며, 제7도와 같이 상하 분리 영역(335)의 상측 확산층(336)만을 이용하여 제1의 하부 전극 영역(326)을 형성하는 것도 생각할 수 있다. 이 경우는, 제1의 하부 전극 영역(326)이 매입층(322)까지는 도달하지 않으므로 기판(321)과의 전기적 절연이 행하여진다.In addition, in the case of using the vertical separation technique, the first lower electrode region 326 may be formed using only the upper diffusion layer 336 of the vertical separation region 335 as shown in FIG. 7. have. In this case, since the first lower electrode region 326 does not reach the buried layer 322, electrical insulation with the substrate 321 is performed.

이하, 본 발명의 제4도의 실시예를 설명한다.Hereinafter, the Example of FIG. 4 of this invention is described.

본 실시예는, 하부 전극(427)로서 N+형 콜렉터 도출 영역(426)을 이용한 것이다.In the present embodiment, the N + type collector derivation region 426 is used as the lower electrode 427.

제8도는 본 발명의 반도체 집적회로의 단면구조를 표시하고, (421)은 P형의 실리콘 반도체 기판, (422)는 기판(421) 표면에 복수개를 설치한 N+의 매입층, (423)은 기판(421) 전체면의 위에 적층하여 형성한 N형의 에피턱셜층, (424)는 에피턱셜층(423)을 섬형상으로 형성한 아이런드, (426)은 1개의 아이런드(425)표면에서 매입층(422)까지 도달하는 NPN 트랜지스터의 N+형 콜렉터 저저항영역, (427)은 NPN 트랜지스터를 형성하는 아이런드(425)와는 별도의 다른 아이런드(425)의 표면에 NPN 트랜지스터의 콜렉터 저저항영역(426)과 동시에 형성한 MIS형 용량의 N+형 하부 전극 영역, (428)은 전기의 1개의 아이런드(425) 표면에 형성한 NPN 트랜지스터의 P형 베이스 영역, (429)는 에피턱셜층(423) 표면을 덮는 실리콘 산화막(SiO2), (430)은 하부 전극 영역(427)의 표면에 퇴적시켜 형성한 MIS형 용량의 유전체 얇은막, (431)은 베이스 영역(428) 표면에 형성한 NPN 트랜지스터의 N+형 에미터 영역, (423)는 각 영역에 콘택트 호올에 의하여 오오미크 콘택트하는 알루미늄 재료로 되는 전극, (433)은 유전체 얇은막(430)의 위에 하부 전극 영역(427)과 대향하도록 설치한 상부 전극이다. 콜렉터 저저항영역(426)은 매입층(422)와 연결하는 것에 의하여 NPN 트랜지스터의 콜렉터저항을 감소시키는 역할을 완수하고, 그것에 의하여 낮은 포화형의 NPN 트랜지스터를 구성하는 것이다.8 shows a cross-sectional structure of a semiconductor integrated circuit of the present invention, 421 is a P-type silicon semiconductor substrate, 422 is a buried layer of N + provided with a plurality of surfaces on a substrate 421, and 423 The N-type epitaxial layer formed by stacking on the entire surface of the silver substrate 421, 424 is an iron having the epitaxial layer 423 formed in an island shape, and 426 is one iron 425. The N + type collector low resistance region 427 of the NPN transistor that reaches from the surface to the buried layer 422 is formed on the surface of the other iron 425 separate from the iron 425 forming the NPN transistor. The N + type lower electrode region of the MIS type capacitance formed at the same time as the collector low resistance region 426, 428 is the P type base region of the NPN transistor formed on the surface of one iron 425, (429) M is a silicon oxide film (SiO 2 ) and 430 covering the surface of the epitaxial layer 423 by being deposited on the surface of the lower electrode region 427. The dielectric thin film of the IS type capacitance, 431, is an N + type emitter region of an NPN transistor formed on the surface of the base region 428, and 423 is an aluminum material which is ohmic contacted by a contact hole to each region. The electrode 433 is an upper electrode provided on the dielectric thin film 430 so as to face the lower electrode region 427. The collector low resistance region 426 serves to reduce the collector resistance of the NPN transistor by connecting with the buried layer 422, thereby forming a low saturated NPN transistor.

이상과 같은 본원의 구조에 의하면, MIS형 용량의 하부 전극으로서 NPN 트랜지스터의 콜렉터 저저항영역(426)과 동시형성한 하부 전극 영역(427)을 사용하였으므로, 낮인 포화형의 NPN 트랜지스터와 특성이 양호한 MIS형 용량을 효율이 좋게 공존할 수 있다. 또한, 하부 전극 영역(427)의 형성에 NPN 트랜지스터의 콜렉터 저저항영역(426)의 형성공정을 이용하였으므로 유전체 얇은막(430)의 형성공정을 에미터 확신인 전에 배치할 수 있다. 이하, 본 발명의 제조 방법을 제9a도 내지 제9f도를 사용하여 설명한다. 먼저 제9a도에 표시하는 바와 같이, P형의 실리콘 반도체 기판(421)의 표면에 안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하여, N+형 매입층(422)를 형성하고, 기판(421) 전체면에 두께가 5-10μ의 N형의 에피턱셜층(423)을 적층시킨다.According to the structure of the present application as described above, since the lower electrode region 427 co-formed with the collector low resistance region 426 of the NPN transistor is used as the lower electrode of the MIS type capacitance, the characteristics of the lower saturated NPN transistor are excellent. MIS type capacity can coexist efficiently. In addition, since the process of forming the collector low resistance region 426 of the NPN transistor is used for the formation of the lower electrode region 427, the process of forming the dielectric thin film 430 can be arranged before the emitter confidence. Hereinafter, the manufacturing method of this invention is demonstrated using FIGS. 9A-9F. First, as shown in FIG. 9A, N-type impurities such as antimony (Sb) or arsenic (As) are selectively doped on the surface of the P-type silicon semiconductor substrate 421 to form an N + -type buried layer 422. ), And an N-type epitaxial layer 423 having a thickness of 5-10 mu is stacked on the entire surface of the substrate 421.

다음에 제9b도에 표시한 바와 같이 에피턱셜층(422) 표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(422)를 각각 둘러쌓도록 에피턱셜층(423)을 관통하는 P+형의 분리 영역(424)를 형성한다. 분리 영역(424)로 둘러쌓인 에피턱셜층(423)이 각각의 회로소자를 형성하기 위한 아이런드(425)로 된다.Next, as shown in FIG. 9B, P selectively penetrates the epitaxial layer 423 so as to surround the buried layer 422 by selectively diffusing boron (B) on the epitaxial layer 422 surface. A separation region 424 of + type is formed. An epitaxial layer 423 surrounded by the isolation region 424 becomes an iron 425 for forming each circuit element.

그리고 또한, 재차 에피턱셜층(423) 표면에서 인(P)등의 N형 불순물을 선택적으로 확산시키는 것에 의하여, 아이런드(425) 표면에서 매입층(422)까지 도달하는 N+형 NPN 트랜지스터의 콜렉터의 저저항영역(426)과 MIS형 용량의 하부 전극 영역(427)을 형성한다. 콜렉터 저저항영역(426)은 포화확산으로 형성함으로 그 표면의 불순물 농도는 101patomsㆍ㎝-2전후로 된다.Further, by again diffusing N-type impurities such as phosphorous (P) on the surface of the epitaxial layer 423 again, the N + -type NPN transistors that reach the buried layer 422 from the surface of the iron 425 are further removed. The low resistance region 426 of the collector and the lower electrode region 427 of the MIS type capacitance are formed. The collector low resistance region 426 is formed by saturation diffusion, so that the impurity concentration on the surface thereof is about 10 1p atoms · cm −2 .

다음에 제9c도에 표시한 바와 같이, 에피턱셜층(423) 표면에서 붕소(B)를 선택적으로 이온주입 또는 확산시키는 것에 의하여 아이런드(425) 표면에 NPN 트랜지스터의 베이스 영역(428)을 형성한다. 다음에 제9d도에 표시한 바와 같이, 에피턱셜층(423)표면의 연산화막 또는 CVD 산화막(429)를 패터닝하여서 하부 전극 영역(427)의 표면의 일부에 구멍을 뚫은 부를 가진 산화막패턴을 형성하고, 에피턱셜층(423) 전체면에 상압 CVD법등의 기술을 이용하여 막두께가 수백 내지 천수백 Å의 실리콘질화막(Si3N4)를 퇴적시킨다. 그리고, 드라이에치 등의 기술을 이용하여 전기의 실리콘 질화막을 선택적으로 제거하는 것에 의하여 MIS형 용량의 유전체 얇은막(430)을 형성한다. 실리콘 질화막(Si3N4)는 실리콘 산화막(SiO2)보다도 높은 유전율을 표시함으로, 큰 용량을 형성하는 것이 가능하다. 그후, 유전체 얇은막(430)을 덮도록 CVD방법에 의한 산화막(429)를 퇴적시킨다. 다음에 제9e도에 표시한 바와 같이, 트랜지스터의 베이스 영역(428) 표면의 산화막(429)를 선택적으로 구멍을 뚫고, 이 산화막(429)를 마스크로서 인(P)를 선택환산 시키는 것에 의하여 N+형의 에미터 영역(431)을 형성한다.Next, as shown in FIG. 9C, the base region 428 of the NPN transistor is formed on the surface of the iron 425 by selectively implanting or diffusing boron (B) on the surface of the epitaxial layer 423. do. Next, as shown in FIG. 9D, an oxide film pattern having a hole formed in a part of the surface of the lower electrode region 427 is formed by patterning the computational film or the CVD oxide film 429 on the surface of the epitaxial layer 423. Then, a silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited on the entire surface of the epitaxial layer 423 using techniques such as atmospheric pressure CVD. The dielectric thin film 430 of the MIS type capacitance is formed by selectively removing the silicon nitride film using a technique such as dry etching. Since the silicon nitride film (Si 3 N 4 ) exhibits a higher dielectric constant than the silicon oxide film (SiO 2 ), it is possible to form a large capacitance. Thereafter, an oxide film 429 by the CVD method is deposited to cover the dielectric thin film 430. Next, as shown in FIG. 9E, by selectively drilling an oxide film 429 on the surface of the base region 428 of the transistor, and selectively converting phosphorus (P) as the mask using the oxide film 429. A positive type emitter region 431 is formed.

다음에 제9f도에 표시한 바와 같이, 산화막(429) 위에 네가티브 또는 포지티브형의 포트레지스트패턴을 형성하고, 유전체 얇은막(430) 위의 산화막(429)를 제거하며, 웨트 또는 드라이에칭에 의하여 산화막(429)의 원하는 부분에 전기적 접속을 위한 콘택트호올을 구멍을 뚫는다. 그리고, 기판(421) 전체면에 주지의 증착 또는 스퍼터 기술에 의하여 알루미늄층을 형성하며, 이 알루미늄층을 패터닝하는 것에 의하여 원하는 형상의 전극(432)와 유전체 얇은막(430) 위의 상부 전극(433)을 형성한다. 상기와 같은 본원의 제조 방법에 의하면, MIS형 용량을 형성하는 하부 전극으로서 콜렉터 저저항영역(426)의 확산공정에 의하여 형성한 하부 전극 영역(427)을 사용하였으므로, 유전체 얇은막(430)의 제조 공정을 에미터 확산공정인 전에 설치할 수 있다.Next, as shown in FIG. 9F, a negative or positive photoresist pattern is formed on the oxide film 429, the oxide film 429 on the dielectric thin film 430 is removed, and wet or dry etching is performed. A contact hole for electrical connection is drilled into the desired portion of oxide film 429. An aluminum layer is formed on the entire surface of the substrate 421 by a well-known deposition or sputtering technique, and by patterning the aluminum layer, an electrode 432 having a desired shape and an upper electrode on the dielectric thin film 430 ( 433). According to the manufacturing method of the present application as described above, since the lower electrode region 427 formed by the diffusion process of the collector low resistance region 426 is used as the lower electrode forming the MIS type capacitance, the dielectric thin film 430 The manufacturing process can be installed before the emitter diffusion process.

그러면, 에미터 영역(431) 형성용의 인(P)의 데포지트에서 인(P)의 드라이브잉의 사이에 MIS형 용량형을 위한 열처리를 배치할 필요가 없이, 데포지트에 의하여 인(P)가 초기에 확산된 상태에서 즉 NPN 트랜지스터의 hFE(전류증폭율) 콘트롤을 의한 열처리(드라이브잉) 공정을 행할 수 있다. 그러므로, NPN 트랜지스터의 hFE의 분산이 적고, MIS형 용량을 편성한 것에 의한 hFE콘트롤의 어려움을 해소 할 수 있다. 또, MIS형 용량을 편성한 기계종류와 그렇지 않은 기계종류로 에미터 영역(431)의 열처리조건을 동일화할 수 있으므로, 기계 종류별의 공정관리가 극히 용이하게 된다. 이하 본 발명의 제5의 실시예를 설명한다. 본 실시예는, MIS형 용량소자의 유전체 얇은막(529) 형성후에 CVD 산화막(528)로 덮는 것에 의하여, 실리콘 질화막(Si3N4)의 변질을 방지하는 것이다.Then, it is not necessary to arrange the heat treatment for the MIS type capacitive type between the deposit of phosphorus P for forming the emitter region 431 and the driving of the phosphorus P. In the state where (P) is initially diffused, that is, the heat treatment (drive) process by the h FE (current amplification factor) control of the NPN transistor can be performed. Therefore, the dispersion of h FE of the NPN transistor is small, and the difficulty of h FE control due to the formation of the MIS type capacitance can be eliminated. In addition, since the heat treatment conditions of the emitter region 431 can be equalized by the machine type having the MIS capacity and the machine type that are not, the process management for each machine type is extremely easy. Hereinafter, a fifth embodiment of the present invention will be described. In this embodiment, after the dielectric thin film 529 of the MIS type capacitor is formed, the CVD oxide film 528 is covered to prevent the silicon nitride film Si 3 N 4 from deteriorating.

먼저 제10a도에 표시한 바와 같이, P형의 실리콘반도체 기판(521)의 표면안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하여 N+형 매입층(522)를 형성하며, 기판(521) 전면에 두께가 5-10μ의 N형의 에피턱셜층(523)을 적층시킨다. 다음에 제10b도에 표시함과 같이 에피턱셜층(523) 표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여 매입층(522)를 각각 둘러쌓도록 에피턱셜층(523)을 관통하는 P+형의 분리 영역(524)를 형성한다. 분리 영역(524)로 둘러쌓인 에피턱셜층(523)이 각각의 회로소자를 형성하기 위한 아이런드(525)로 된다.First, as shown in FIG. 10A, N-type impurities such as surface antimony (Sb) or arsenic (As) of the P-type silicon semiconductor substrate 521 are selectively doped to form the N + type buried layer 522. The N-type epitaxial layer 523 having a thickness of 5-10 μ is stacked on the entire surface of the substrate 521. Next, as shown in FIG. 10B, P + penetrating through the epitaxial layer 523 so as to surround the buried layer 522 by selectively diffusing boron (B) on the epitaxial layer 523 surface. The isolation region 524 of the mold is formed. An epitaxial layer 523 surrounded by the isolation region 524 becomes an iron 525 for forming each circuit element.

다음에 제10c도에 표시한 바와 같이 에피턱셜층(523) 표면에서 P 또는 N형 불순물을 선택확산시키는 것에 의하여 아이런드(525) 표면에 MIS형 용량소자의 하부 전극으로 되는 하부 전극 영역(526)을 형성한다. 그리고, 다른 아이런드(525) 표면에서 붕소(B)를 선택적으로 이온주입 또는 확산시키는 것에 의하여 NPN 트랜지스터의 베이스로되는 베이스 영역(527)을 형성한다. 하부 전극 영역(526)은 인(P)이나 안티몬(Sb)을 사용한 N형 영역 또는 붕소(B)를 사용한 P형 영역으로 하고, 그 공정은 베이스 확산공정인 전에 행하여도 베이스 확산공정인 후에 행하여도 베이스 확산공정 그것을 이용하여도 무관한 것이다. 요점은 에미터 확산인 전에 형성하여 놓는 것이 필수적인 것이다. 또, 하부 전극 영역(526)의 확산깊이는 전혀 불문하며, 불순물농도는 MIS형 용량의 히스테리시스 특성등의 관계에서 비교적 높은 농도, 예로 1018atomsㆍ㎝-2이상인것을 원한다.Next, as shown in FIG. 10C, a lower electrode region 526 serving as a lower electrode of the MIS capacitor is formed on the surface of the iron 525 by selectively diffusing P or N-type impurities on the surface of the epitaxial layer 523. ). The base region 527 serving as the base of the NPN transistor is formed by selectively implanting or diffusing boron B on the surface of the other iron 525. The lower electrode region 526 may be an N-type region using phosphorus (P) or antimony (Sb) or a P-type region using boron (B), and the process may be performed before or after the base diffusion process. Degree base diffusion process It is irrelevant to using it. The point is that it is essential to form before the emitter diffusion. The depth of diffusion of the lower electrode region 526 is irrelevant at all, and the impurity concentration is desired to be a relatively high concentration, for example, 10 18 atoms · cm −2 or more, in view of hysteresis characteristics of the MIS type capacitance.

다음에 제10d도에 표시한 바와 같이, 에피턱셜층(523) 표면의 산화막(528)을 선택적으로 에칭제거하여 하부 전극 영역(526) 표면의 일부를 노출시키고, 에피턱셜층(523) 전체면에 상압 CVD방법등의 기술을 사용하여 막두께가 수백 내지 천수백 Å의 실리콘 질화막(Si3N4)를 퇴적시킨다. 실리콘 질화막은 실리콘 산화막보다도 높은 유전율을 표시함으로 큰 용량을 형성하는 것이 가능하다. 그리고, 전기의 실리콘 질화막 표면에 주지인 레지스트패턴을 형성하고, 드라이에치 등의 기술을 이용하여 전기의 노출된 하부 전극 영역(526)의 표면을 덮는 유전체 얇은막(529)를 형성한다. 다음에 제10e도에 표시하는 바와 같이, 상압 또는 감압 CVD 방법에 의하여 유전체 얇은막(529)를 덮도록 전체면에 막두께가 2000Å전후인 논도우프의 산화막(528)을 퇴적시키며, 그후 약 800℃전후인 온도로 CVD 산화막(528)의 베킹을 행한다.Next, as shown in FIG. 10D, the oxide film 528 on the surface of the epitaxial layer 523 is selectively etched away to expose a part of the surface of the lower electrode region 526, and the entire surface of the epitaxial layer 523. By using a technique such as atmospheric pressure CVD method, a silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited. The silicon nitride film exhibits a higher dielectric constant than the silicon oxide film, thereby making it possible to form a large capacitance. Then, a resist pattern known on the surface of the silicon nitride film is formed, and a dielectric thin film 529 is formed to cover the surface of the exposed lower electrode region 526 using a technique such as dry etching. Next, as shown in FIG. 10E, a non-doped oxide film 528 having a film thickness of about 2000 mW is deposited on the entire surface so as to cover the dielectric thin film 529 by atmospheric pressure or reduced pressure CVD. Becking of the CVD oxide film 528 is carried out at a temperature around 800 占 폚.

다음에 제10f도에 표시한 바와 같이 주지의 포토레지스트 기술을 이용하여 베이스 영역(526) 표면과 아이런드(525) 표면의 산화막(528)을 선택적으로 에칭구멍을 뚫으며, 이 산화막(528)패턴을 마스크로서 인(P)등의 N형 불순물을 확산시키는 것에 의하여 NPN 트랜지스터의 에미터 영역(530)과 콜렉터 콘택트 영역(531)을 형성한다. 확산에는 예로 인(P)를 포함한 액체 고우스를 사용하고, 이것을 스핑온도포, 소성하는 것에 의하여 형성한 인실리케이트 글라스(PSG)막(532)를 확산원으로 한다. 이때 산화막(528)의 표면에 PSG막(523)의 인(P)와 반응하여 글라스화한 변질층이 발생하는바, 유전체 얇은막(529) 표면은 먼저의 공정에서 형성한 CVD 산화막(528)에 의하여 보호되고 있으므로 변질되지 않는다.Next, as shown in FIG. 10F, etching holes are selectively drilled through the oxide film 528 on the surface of the base region 526 and the surface of the iron 525 using a known photoresist technique. The emitter region 530 and the collector contact region 531 of the NPN transistor are formed by diffusing N-type impurities such as phosphorus (P) using the pattern as a mask. For example, a liquid goose containing phosphorus (P) is used for diffusion, and the silicate glass (PSG) film 532 formed by sputtering and baking is used as a diffusion source. At this time, a glass-like altered layer is generated on the surface of the oxide film 528 by reacting with phosphorus (P) of the PSG film 523. The surface of the dielectric thin film 529 is formed by the CVD oxide film 528 formed in the previous process. It is protected by and does not deteriorate.

다음에 제10g도에 표시하는 바와 같이, 10 내지 30% HF인 에칭액에 의하여 전기의 PSG막(532)를 제거한다. 전기의 글라스화한 변질층은 PSG막(532)와 동일한 정도의 에칭레이트를 표시하며, 선택비율이 작음으로 CVD 산화막(528)의 잔존막두께의 콘트롤이 곤란하다. 그러나, 유전체 얇은막(529)의 실리콘 질화막(Si3N4)는 변질되어 있지 않음으로, 실리콘 산화막(Si2O3)와의 선택비율이 높고, 에칭에 의한 유전체 얇은막(529)의 막두께의 분량과 무게가 줄어지는 일이 없다. 그러므로 PSG막(532)의 제거는 유전체 얇은막(529)가 노출할때까지 행하여도 무관한 것이다. 그리고, 재차 CVD법에 의하여 새롭게 전체면에 논도우프 또는 인도우프의 산화막을 퇴적시킨다. 이것은 에미터 영역(530)형성후에 산화성 분위기내에서의 열처리를 행하지 않도록 하는 것으로 hFE의 분산을 억제하는 것으로 경우에 따라서는 열산화로서도 무관한 것이다.Next, as shown in FIG. 10G, the PSG film 532 is removed by an etching solution of 10 to 30% HF. The glassy denatured layer exhibits the same etching rate as that of the PSG film 532, and it is difficult to control the remaining film thickness of the CVD oxide film 528 because the selectivity is small. However, since the silicon nitride film Si 3 N 4 of the dielectric thin film 529 is not deteriorated, the selectivity with respect to the silicon oxide film Si 2 O 3 is high, and the film thickness of the dielectric thin film 529 by etching is obtained. The amount and weight of the thing is not reduced. Therefore, the removal of the PSG film 532 may be performed until the dielectric thin film 529 is exposed. Then, an oxide film of non-doped or indoouf is newly deposited on the entire surface by CVD again. This is to prevent the heat treatment in the oxidizing atmosphere after the emitter region 530 is formed, and to suppress the dispersion of h FE , which is irrelevant as thermal oxidation in some cases.

다음에 제10h도에 표시한 바와 같이, 산화막(528) 위에 네가티브 또는 포지티브형의 포토레지스트에 의하여 레지스트패턴을 형성하며, 웨트 또는 드라이에칭에 의하여 산화막(528)의 원하는 부분에 전기적 접속을 위한 콘택트호올을 구멍을 뚫는다. 또, 웨트에칭에 의하여 유전체 얇은막(529)의 표면을 노출시킨다. 다음에 제10i도에 표시한 바와 같이 에피턱셜층(523) 전체면에 주지의 증착 또는 스퍼터기술에 의하여 알루미늄층을 형성하고, 이 알루미늄층을 패터닝하는 것에 의하여 원하는 형상의 전극(533)과 유전체 얇은막(529) 위의 상부 전극(534)를 형성한다. 이상과 같은 본원의 제조 방법에 의하면, MIS형 용량의 하부 전극 영역(526)으로서 에미터 확산공정 이전에 형성한 P 또는 N형의 확산영역을 사용하였으므로, 유전체 얇은막(529)의 제조 공정을 에미터 확산공정인 전에 배치할 수 있다. 그러면, 에미터 영역(530) 형성용인 인(P)의 데포지트에서 인(P)의 드라이브잉까지의 사이에 MIS형 용량형성을 위한 열처리를 배치할 필요가 없고, 데포지트에 의하여 인(P)의 초기에 확산된 상태에서 즉 NPN 트랜지스터의 hFE(전류증폭율) 콘트롤을 위한 열처리(드라이브잉)을 행할 수 있다.Next, as shown in FIG. 10H, a resist pattern is formed on the oxide film 528 by a negative or positive photoresist, and contacts for electrical connection to a desired portion of the oxide film 528 by wet or dry etching. Drill a hole. The surface of the dielectric thin film 529 is exposed by wet etching. Next, as shown in FIG. 10I, an aluminum layer is formed on the entire surface of the epitaxial layer 523 by a well-known deposition or sputtering technique, and the aluminum layer and the dielectric having a desired shape are patterned by patterning the aluminum layer. An upper electrode 534 on the thin film 529 is formed. According to the manufacturing method of the present application as described above, since the P or N type diffusion region formed before the emitter diffusion process is used as the lower electrode region 526 of the MIS type capacitance, the manufacturing process of the dielectric thin film 529 is performed. It can be placed before the emitter diffusion process. Then, it is not necessary to arrange a heat treatment for MIS type capacitance formation from the deposit of phosphorus (P) for forming the emitter region 530 to the driving of the phosphorus (P), and the phosphorus is deposited by the deposit. In the diffused state at the beginning of (P), that is, heat treatment (drive) for h FE (current amplification factor) control of the NPN transistor can be performed.

그럼으로, NPN 트랜지스터의 hFE의 분산이 적고, MIS형 용량을 편성한 것에 의한 hFE콘트롤의 어려움을 해소할 수 있다. 또, MIS형 용량을 편성한 기계종류와 그렇지 않은 기계종류로 에미터 영역(530)의 열처리를 동일화할 수 있으므로, 기계종류별의 공정관리가 용이하게 된다. 또한, 에미터 영역(530) 형성용의 인(P)의 데포지트에 앞서서 유전체 얇은막(529)의 실리콘 질화막(Si3N4) 표면을 CVD 산화막(528)로 덮는 것에 의하여 인(P)에 의한 실리콘 질화막 표면의 글라스화를 방지하며, 그것에 의하여 PSG 막(532) 에칭시의 실리콘 질화막의 막두께의 분량과 무게가 줄어지는 것을 방지할 수 있으므로, MIS형 용량의 유전체 얇은막(529)의 막두께를 극히 정확하게 제어할 수 있다.Therefore, the dispersion of h FE of the NPN transistor is small, and the difficulty of h FE control due to the formation of the MIS type capacitance can be eliminated. In addition, since the heat treatment of the emitter region 530 can be made equal to the machine type in which the MIS type capacity is organized and the machine type that are not, the process management for each machine type becomes easy. In addition, the silicon nitride film Si 3 N 4 surface of the dielectric thin film 529 is covered with the CVD oxide film 528 before the deposit of the phosphorus P for forming the emitter region 530. (229), and the amount and weight of the silicon nitride film during the etching of the PSG film 532 can be prevented from being reduced. The film thickness of) can be controlled extremely accurately.

이하, 본 발명의 제6의 실시예를 설명한다. 본 실시예는 에피턱셜층(624) 성장후에 얇은 산화막(629)를 형성하고, 이 산화막(629)를 활용하는 것으로 공정을 간략화를 도모하는 것이다.The sixth embodiment of the present invention will be described below. In this embodiment, a thin oxide film 629 is formed after the epitaxial layer 624 is grown, and the oxide film 629 is utilized to simplify the process.

먼저 제11a도에 표시한 바와 같이 P형의 실리콘 반도체 기판(621)의 표면에 안티몬(Sb) 또는 비소(As) 등의 N형 불순물을 선택적으로 도우프하는 것에 의하여 N+형 매입층(622)를 형성하며, 매입층(622)를 둘러쌓은 기판(621) 표면에는 붕소(B)를 도우프하여 상하로 분리하는 하측확산층(623)을 형성한다. 그런후, 주지의 기상성장법에 의하여 기판(621) 전체면에 두께가 5-10㎛의 N형 에피턱셜층(624)를 적층시킨다. 다음에 제11b도에 표시한 바와 같이, 에피턱셜층(624) 표면에서 보존(B)를 선택적으로 확산시키고, 에피턱셜층(624)를 접합분리하는 것에 의하여 복수개의 아이런드(625)를 형성한다. (626)은 상하로 분리하는 상측확산층, (625)는 산화막이다. 이와 동시에 전기의 상측 확산층(626)의 확산공정을 이용하여 MIS형 용량의 하부 전극으로 되는 하부 전극 영역(628)을 형성한다.First, as shown in FIG. 11A, an N + type buried layer 622 is selectively doped with N type impurities such as antimony (Sb) or arsenic (As) on the surface of the P-type silicon semiconductor substrate 621. ) And a lower diffusion layer 623 is formed on the surface of the substrate 621 surrounding the buried layer 622 by doping boron (B) to separate it up and down. Thereafter, an N-type epitaxial layer 624 having a thickness of 5-10 mu m is laminated on the entire surface of the substrate 621 by a known vapor phase growth method. Next, as shown in FIG. 11B, a plurality of irons 625 are formed by selectively diffusing the preservation B on the surface of the epitaxial layer 624 and by separating the epitaxial layer 624 into a junction. do. Reference numeral 626 denotes an upper diffusion layer that is divided up and down, and 625 denotes an oxide film. At the same time, the lower electrode region 628 serving as the lower electrode of the MIS type capacitor is formed by using the diffusion process of the upper diffusion layer 626.

본 실시예에 의하면 공정을 동일하게 할수 있으므로 공정을 간소화할수 있다. 물론 P+형의 확산영역을 단독 또는 제너다이오우드의 애노우드 형성용 공정등을 이용하여도 좋고, 뒤의 베이스 확산공정이전에서도 후에서도 좋다. 또, 하부 전극 영역(628)의 확산 깊이는 전혀 불문하며, 불순물 농도는 MIS형 용량의 히스테리시의 관계에서 높은 불순물 농도, 예로 1018atomsㆍ㎝-2이상인 것을 원한다. 또한 공정의 붕소(B)의 드라이브잉은 산화성 분위기내에서 긴 시간 행함으로 에피턱셜층(624) 표면에는 막두께가 50000-8000 Å의 두꺼운 산화막(627)이 형성된다.According to the present embodiment, the process can be the same, so the process can be simplified. Of course, the P + type diffusion region may be used alone or in the process for forming an anode of zener diode, or may be used before or after the base diffusion process. In addition, the diffusion depth of the lower electrode region 628 is completely absent, and the impurity concentration is desired to be a high impurity concentration, for example, 10 18 atoms · cm −2 or more in relation to the hysteresis of the MIS type capacitance. In addition, the boring (B) of the process is driven for a long time in an oxidizing atmosphere, whereby a thick oxide film 627 having a film thickness of 50000-8000 kPa is formed on the surface of the epitaxial layer 624.

다음에 제11c도에 표시한 바와 같이, 전기의 두꺼운 산화막(627)을 10% HF 용역등에 의하여 완전하게 제거하고, 에피턱셜층(624) 표면을 노출시킨다. 그후 제차 열산화를 행하며, 에피턱셜층(624) 표면에 막두께가 수백 내지 1000 Å 정도의 새로운 얇은 산화막(629)를 형성한다. 에피턱셜층(624) 표면에는 붕소(B)의 데포지트시에 형성된 단차(段差)가 남아 있으므로, 얇은 산화막(629) 표면에도 전기의 단차가 나타난다. 그럼으로, 이후의 마스크 맞추는 것을 행할 수 있다.Next, as shown in FIG. 11C, the thick oxide film 627 is completely removed by 10% HF service or the like to expose the epitaxial layer 624 surface. Subsequently, the secondary thermal oxidation is performed, and a new thin oxide film 629 having a thickness of several hundreds to 1000 kPa is formed on the epitaxial layer 624 surface. Since the step formed at the time of deposition of boron (B) remains on the epitaxial layer 624 surface, the electric step appears on the surface of the thin oxide film 629. Thus, subsequent mask matching can be performed.

다음에 제11d도에 표시한 바와 같이, 에피턱셜층(624) 표면의 산화막(629)위에 포지티브 또는 네가티브형의 포토레지스트를 스핀은 도포.노광시키고, 현상하는 것에 의하여 원하는 형상의 1회째 레지스트패턴(630)을 형성한다. 그후 레지스트패턴(630)을 마스크로서 붕소(B)를 선택적으로 산화막(629)을 관통시켜서 이온주입하고, 아이런드(625)를 표면에 NPN 트랜지스터의 베이스 영역(631)을 형성한다.Next, as shown in FIG. 11D, spin is applied to the positive or negative photoresist on the oxide film 629 on the surface of the epitaxial layer 624. The first resist pattern having a desired shape by exposure and development. 630 is formed. Thereafter, boron (B) is selectively implanted into the oxide film 629 using the resist pattern 630 as a mask, and the iron region 625 is formed on the surface of the base region 631 of the NPN transistor.

본 공정을 이용하여 하부 전극 영역(628)의 표면에도 붕소(B)를 이온주입하면, 하부 전극 영역(628) 표면의 불순물 농도를 향상시킬수 있다. 또 얇은 산화막(629)를 남기는 것으로 비산화 성분위기에서의 열처리가 가능하므로, 에피턱셜층(624) 표면에 결정결함을 발생시키지 않는다.By implanting boron (B) into the surface of the lower electrode region 628 using this process, it is possible to improve the impurity concentration on the surface of the lower electrode region 628. Further, by leaving the thin oxide film 629, heat treatment can be performed in the non-oxidation component crisis, so that crystal defects do not occur on the epitaxial layer 624 surface.

다음에 제11e도에 표시한 바와 같이 에피턱셜층(624) 표면의 산화막(629)를 선택적으로 에칭제거하여 하부 전극 영역(628) 표면의 일부를 노출시키며, 에피턱셜층(624) 전체면에 상압 CVD 법등의 기술을 사용하여 막두께가 수백 내지 천수백 Å의 실리콘 질화막(Si3N4)를 퇴적시킨다.Next, as shown in FIG. 11E, the oxide film 629 on the surface of the epitaxial layer 624 is selectively etched away to expose a part of the surface of the lower electrode region 628 and the entire surface of the epitaxial layer 624. Using a technique such as atmospheric pressure CVD, a silicon nitride film (Si 3 N 4 ) having a thickness of several hundreds to several hundreds of microseconds is deposited.

실리콘 질화막은 실리콘 산화막보다도 높은 유전율을 표시함으로, 큰 용량을 형성하는 것이 가능하다. 그리고 전기의 실리콘 질화막 표면에 주지의 레지스트패턴을 형성하고, 드라이에치 등의 기술을 이용하여 전기의 노출된 하부 전극 영역(628)의 표면을 덮는 유전체 얇은막(632)를 형성한다.Since the silicon nitride film exhibits a higher dielectric constant than the silicon oxide film, it is possible to form a large capacitance. Then, a well-known resist pattern is formed on the surface of the silicon nitride film, and a dielectric thin film 632 is formed to cover the surface of the exposed lower electrode region 628 using a technique such as dry etching.

다음에 제11f도에 표시하는 바와 같이, 유전체 얇은막(632)를 덮도록 전체면에 CVD방법에 의한 막두께가 수천 Å의 산화막(633)을 형성하며, 이 산화막(633)의 소성을 행하는 열처리(배킹)을 한다. 그러나, 베이스 영역(631)의 확산(드라이브잉)은 제11d도의 단계에서 행하여도 좋으나, 베이스 영역(631)이 프로세스의 사이중 얇은 산화막(629)로 덮어져 있으므로, 이온주입한 후, 본 공정의 일처리를 동일하게 행하는것도 가능하다.Next, as shown in FIG. 11F, an oxide film 633 having a thickness of several thousand kW by the CVD method is formed on the entire surface so as to cover the dielectric thin film 632, and the oxide film 633 is fired. Heat treatment (backing) is performed. However, the diffusion (driving) of the base region 631 may be performed in the step of FIG. 11d. However, since the base region 631 is covered with a thin oxide film 629 during the process, the ion implantation is performed. It is also possible to carry out the same processing.

다음에 제11g도에 표시한 바와 같이, 금번은 NPN 트랜지스터의 베이스 영역(631) 표면과 아이런드(625) 표면의 산화막(633)을 구멍을 뚫으며, 이 산화막(633)을 마스크로서 인(P)을 디퍼지트 하는 것에 의하여 N+형의 에미터 영역(634)와 콜렉터 콘택드영역(635)를 형성한다. 그런후, 산화성 또는 비 산화성 분위기내의 열처리를 가하는 것에 의하여 에미터 영역(636)을 원하는 깊이까지 확산(드라이브잉)시킨다. 또한 질화막(Si3N4) 표면에 인(P)을 데포지트하면 양자가 반응하여 글라스화함으로, CVD 산화막(633)으로 보호하는 것에 의하여 유전체 얇은막(632)의 막이 줄어지는 것을 방지하고 있다. 다음에 제11h도에 표시한 바와 같이, 산화막(633)위에 네가 또는 포지형의 포터레지스트에 의한 레지스트 패턴을 형성하며, 웨트 또는 드라이에칭에 의하여 유전체 얇은막(632)위의 원하는 부분에 전기적접속을 위한 콘택트호올을 구멍을 뚫는다. 그리고, 기판(621) 전체면에 주지의 증착 또는 스퍼터기술에 의하여 알루미늄층을 형성하고, 이 알루미늄층을 재차 패터닝하는 것에 의하여 원하는 형상이 전극(636)과 유전체 얇은막(632)위의 상부 전극(637)를 형성한다.Next, as shown in FIG. 11G, this time, the oxide film 633 on the surface of the base region 631 and the surface of the iron 625 of the NPN transistor is drilled, and the oxide film 633 is used as a mask. By depositing P), the N + type emitter region 634 and the collector contact region 635 are formed. The emitter region 636 is then diffused (driven) to the desired depth by applying a heat treatment in an oxidizing or non-oxidizing atmosphere. In addition, depositing phosphorus (P) on the surface of the nitride film (Si 3 N 4 ) prevents the film of the dielectric thin film 632 from shrinking by protecting the CVD oxide film 633 by virtue of both reaction and vitrification. have. Next, as shown in FIG. 11H, a resist pattern is formed on the oxide film 633 by a negative or positive porter resist, and is electrically connected to a desired portion on the dielectric thin film 632 by wet or dry etching. Punch a contact hole for. Then, an aluminum layer is formed on the entire surface of the substrate 621 by a well-known deposition or sputtering technique, and the patterned pattern of the aluminum layer is again used to form a desired shape on the electrode 636 and the upper electrode on the dielectric thin film 632. 637 is formed.

이와 같은 본원의 제조 방법에 의하면, NPN 트랜지스터의 에미터 확산에 앞서서 MIS형 용량의 유전체 얇은막(632)를 형성하였으므로, 에미터 영역(634) 형성용인 인(P)의 데포지트에서 인(P)의 드라이브잉의 사이에 업션디바이즈를 편성하기 위한 열처리를 배치하지 않고 끝난다. 그럼으로, 에미터 영역(634)의 분산이 적으므로 NPN 트랜지스터의 hFE의 분산을 대폭적으로 억제할 수 있으며, 그 콘트롤을 용이하게 할 수 있다According to the manufacturing method of the present application, since the dielectric thin film 632 of the MIS type capacitance was formed prior to the emitter diffusion of the NPN transistor, the phosphorus (P) in the deposit of phosphorus (P) for forming the emitter region 634 was formed. It ends without arrange | positioning the heat processing for forming an upgrade device between the driving of P). Therefore, since the dispersion of the emitter region 634 is small, the dispersion of h FE of the NPN transistor can be largely suppressed, and the control thereof can be facilitated.

또, 업션디바이즈를 편성한다 편성하지 않는다에 불구하고 에미터 영역(634)의 열처리 조건을 동일화 할수 있으므로, 기계종류별의 공정관리가 극히 용이하게 된다. 그리고 또한 본 발명에 의하면, 분리 영역 형성시에 생성되는 두꺼운 산화막(627)을 제거하여 새롭게 얇은 산화막(629)를 바로 잡음으로 이 얇은 산화막(629)를 관통시켜서 이온주입을 행할 수 있다. 그럼으로, 두꺼운 산화막(627)을 높은 정밀도로 에칭 개공하기 위한 RIE장치등의 고가안 기기를 사용하지 않고, 끝나며, 또한 에피턱셜층(624) 표면의 결정결함을 방지할수 있다. 또, 베이스 영역(631) 표면을 얇은산화막(629)이 덮으므로, 베이스 영역(631)의 드라이브잉을 뒤로 돌리는 것으로 하는것도 가능하며, 그렇게 하는 것에 의하여 CVD 산화막(633)의 배킹과 동일하게 할 수 있다. 또한 CVD 산화막(633)에 의한 베이스 영역(631)의 표면농도의 저하가 대부분 없으므로, 베이스 영역(631)의 불순물 농도를 200-400Ω/□와 비교적 낮게 설정하는것에 의하여 hFE의 분산을 한층 억제할 수 있다.In addition, since the heat treatment conditions of the emitter region 634 can be made the same even though the upset device is not knitted, the process management for each machine type is extremely easy. In addition, according to the present invention, the thick oxide film 627 generated at the time of forming the isolation region is removed, and ion implantation can be performed by passing the thin oxide film 629 directly through the thin oxide film 629 with noise. Therefore, it is possible to avoid the use of a high-cost device such as an RIE apparatus for etching and opening the thick oxide film 627 with high precision, and also to prevent crystal defects on the surface of the epitaxial layer 624. In addition, since the thin oxide film 629 covers the surface of the base region 631, it is also possible to turn the driving of the base region 631 back, thereby making it the same as the backing of the CVD oxide film 633. Can be. In addition, since there is almost no decrease in the surface concentration of the base region 631 due to the CVD oxide film 633, the dispersion of h FE is further suppressed by setting the impurity concentration of the base region 631 to be relatively low at 200-400 mW / square. can do.

이상 설명한 바와 같이, 본 발명에 의하면 MIS형 용량을 업션디바이스로서 추가한것에 의한 NPN 트랜지스터의 hFE의 분산이 대부분없다. NPN 트랜지스터의 hFE의 콘트롤이 극히 용이한 반도체 집적회로의 제조 방법을 제공할수 있는 잇점을 가진다. 또, MIS형 용량을 편성한 기계종류와 그렇치 않은 기계종류로 에미터 영역(130)의 처리조건을 동일화할 수 있으므로, 기계종류별의 공정관리의 간소화 할 수 있으며, 또한 상이한 기계종류의 웨이퍼를 동일한 확산로내에서 열처리 한다는 여러 기계 종류의 소량 생산이 가능하게되는 잇점을 가진다.As described above, according to the present invention, there is almost no dispersion of h FE of the NPN transistor due to the addition of the MIS type capacitance as an uptake device. It is advantageous to provide a method for manufacturing a semiconductor integrated circuit in which the control of the h FE of the NPN transistor is extremely easy. In addition, since the processing conditions of the emitter area 130 can be equalized by the type of machine that combines the capacity of the MIS type and the type of machine that are not, the process management for each type of machine can be simplified, and wafers of different machine types can be identical. Heat treatment in a diffusion furnace has the advantage that small quantities of several machine types can be produced.

둘째로, 제2의 실시예에 의하면, 분리 영역(224)의 확산공정을 이용하여 하부 전극 영역(226)을 형성하였으므로, 공정의 간소화가 가능하며, 제3도의 실시예에서는 매입층(222)를 이용하였으므로 간단히 기판(221)와의 전기적 절연이 가능한 잇점을 가진다.Secondly, according to the second embodiment, since the lower electrode region 226 is formed by using the diffusion process of the isolation region 224, the process can be simplified, and the buried layer 222 in the embodiment of FIG. Because of the use of the present invention, the electrical insulation with the substrate 221 can be easily performed.

셋째로, 제3의 실시예에 의하면 분리 영역(324)와 베이스 영역(327)의 확산공정을 이용하여 MIS형 용량의 하부 전극을 형성하였으므로, 하등의 부가 공정을 추가하는 일이 없다. 하부 전극의 저항 성분을 감소시킬 수 있는 반도체 집적회로를 제공할 수 있는 잇점을 가진다.Third, according to the third embodiment, since the lower electrode of the MIS type capacitance is formed using the diffusion process of the isolation region 324 and the base region 327, no additional process is added. It is advantageous to provide a semiconductor integrated circuit capable of reducing the resistance component of the lower electrode.

넷째로, 제4의 실시예에 의하면 낮인 포화형의 NPN 트랜지스터와 높은 성능의 MIS형 용량을 효율이 좋게 공존할수 있는 잇점을 가진다.Fourthly, according to the fourth embodiment, there is an advantage that the low saturation type NPN transistor and the high performance MIS type capacity can coexist efficiently.

다섯째로, 제5의 실시예에 의하면 유전체 얇은막(529)의 실리콘 질화막(Si3N4) 표면을 CVD 산화막(526)로 보호함으로, 실리콘 질화막의 막두께의 분량과 무게가 줄어지는 일이, 유전체 얇은막(529)의 막두께를 극히 정확하게 제어할수 있는 잇점을 가진다.Fifth, according to the fifth embodiment, by protecting the surface of the silicon nitride film (Si 3 N 4 ) of the dielectric thin film 529 with the CVD oxide film 526, the amount and weight of the film thickness of the silicon nitride film are reduced. This has the advantage that the film thickness of the dielectric thin film 529 can be controlled extremely accurately.

여섯째로, 제6의 실시예에 의하면 새로히 형성한 얇은 산화부(629)를 이용하여 공정을 진행함으로, 제조를 용이하게 하여 또한 베이스 영역(631) 표면의 디프리이트를 억제하는 것에 의하여 한층 hFE의 제어를 용이하게 하는 잇점도 가진다.Sixth, according to the sixth embodiment, the process is performed by using the newly formed thin oxide portion 629, thereby facilitating manufacturing and further suppressing the frit on the surface of the base region 631. It also has the advantage of facilitating control of the FE .

Claims (1)

일도전형 반도체 기판의 원하는 영역에 역도전형의 매입층을 형성하는 공정과, 전기의 기판의 위에 역도전형의 에피턱셜층을 형성하는 공정, 전기의 에피턱셜층을 분리하여 복수개의 아이런드를 형성하는 공정, 1개의 아이런드 표면에 MIS형 용량의 하부 전극으로 되는 일도전형 또는 역도전형의 하부 전극 영역을 형성하고, 또한 다른 아이런드 표면에 전기의 하부 전극 영역과의 별도의 공정 또는 동일한 공정에 의하여 세로형 바이폴터 트랜지스터의 일도전형의 베이스 영역을 형성하는 공정, 전기의 하부 전극 영역표면의 일부의 영역을 노출시키고, 전기의 MIS형 용량의 유전체 얇은막을 퇴적시켜서 형성하는 공정, 전기의 유전체 얇은막을 형성한후, 역도전형의 불순물을 선택적으로 확산시키는 것에 의하여 전기의 세로형 바이폴러 트랜지스터의 역도전형의 에미터 영역을 형성하는 공정 및, 전체면에 도전체만을 형성하고, 전기의 유전체 얇은막의 위에 전기의 MIS형 용량의 상부 전극을 전기의 하부 전극 영역표면에는 전기의 하부 전극 영역을 오우미크콘택트하는 전극을 배설하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로의 제조 방법.Forming a reverse conductive buried layer in a desired region of the one conductive semiconductor substrate, forming a reverse conductive epitaxial layer on the electrical substrate, and separating a plurality of irons to form a plurality of irons. Process, by forming a lower electrode region of one conductivity type or a reverse conductivity type on the surface of one iron, which is a lower electrode of MIS type capacitance, and by a separate process or the same process from the lower electrode region of electricity on the other iron surface Forming a base region of one conductivity type of the vertical bipolar transistor, exposing a portion of the surface of the lower electrode region of electricity, and depositing a dielectric thin film of MIS type capacitance of electricity, and forming an electrical dielectric thin film. After forming, by selectively diffusing the impurities of the reverse conductivity type, Forming a conductive emitter region, and forming only a conductor on the entire surface, and an electrical upper electrode of the MIS type capacitance on the dielectric thin film of electricity, and an electrical lower electrode region on the surface of the electrical lower electrode region. A method of manufacturing a semiconductor integrated circuit, comprising the step of disposing an electrode to be microcontacted.
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