KR910008119B1 - Planner capacitor device and method of fabricating thereof - Google Patents

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Abstract

The manufacturing method of plate capacitor connecting the MOSFET is composed of the following steps; forming a gate oxide, gate conducting material and insulator in sequence on p-type silicon wafer; removing the gate oxide and insulator to remain the gate electrode by using gate mask; forming a n-type drain and source region at lower part of sidewall of gate electrode followed by forming a insulating spacer at the same region; forming the charge storage electrode region by n-type ion-implantation on the upper side of p+-type region; forming capacitor dielectric material at upper side of the charge storage electrode followed by forming a plate electrode.

Description

MOSFET에 접속된 평판캐패시터 제조방법 및 그장치Method for manufacturing flat capacitor connected to MOSFET and its device

제1도는 종래 기술에 따라 형성된 마스크배열 평면도.1 is a plan view of a mask array formed according to the prior art.

제2도는 제1도의 a-a'축의 단면도.2 is a cross-sectional view along the a-a 'axis of FIG.

제3도는 제1도의 b-b'축의 단면도.3 is a cross-sectional view of the b-b 'axis of FIG.

제4도는 본 발명에 따라 형성된 마스크배열 평면도.4 is a plan view of a mask array formed in accordance with the present invention.

제5도 내지 제9도는 제4도의 a-a'축을 절단하여 제조공정을 나타나는 단면도.5 to 9 are cross-sectional views showing a manufacturing process by cutting the a-a 'axis of FIG.

제10도는 제4도의 b-b'축의 단면도.FIG. 10 is a sectional view taken along the line b-b 'of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A : 활성마스크 (Active Mask) B : 게이트 전극마스크A: Active Mask B: Gate Electrode Mask

C : 전하보전전극마스크 D : 플레이트 전극마스크C: charge preservation electrode mask D: plate electrode mask

1 : P형 실리콘 기판 2 : 소자분리 산화막1: P-type silicon substrate 2: Device isolation oxide film

3 : 게이트 산화막 4 : 게이트 전도물질3: gate oxide film 4: gate conductive material

5 : 절연체 6 : 드레인 N형 영역5: insulator 6: drain n-type region

7 : 소오스 N형 영역 8, 9 : 절연체 스페이서7 source N-type region 8, 9 insulator spacer

10 : 감광물질 11 : P+형 확산영역10: photosensitive material 11: P + type diffusion region

12 : 전하보존전극 13 : 캐패시터 유전체막12 charge storage electrode 13 capacitor dielectric film

14 : 플레이트 전극용 전도물질14: conductive material for plate electrode

본 발명은 MOSFET의 드레인 전극에 평판캐패시터를 접속시켜 구성한 반도체 기억장치에 관한 것으로, 특히 평판캐패시터의 전하보존전극을 자기정렬방식으로 형성하여 게이트 전극과 전하보존전극의 간격을 축소화시킨 MOSFET에 접속된 평판캐패시터 제조방법 및 그 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device formed by connecting a flat capacitor to a drain electrode of a MOSFET. In particular, the charge storage electrode of a flat capacitor is formed in a self-aligned manner to reduce the distance between the gate electrode and the charge storage electrode. A method of manufacturing a flat capacitor and an apparatus thereof.

종래의 평판캐패시터를 형성하는 방법은 전하보존전극을 형성하기 위해 전하보존 마스크를 P형 실리콘 기판 상부에 형성한 다음, 이온주입으로 전하보존전극영역에 P+형 불순물 및 전하보존전극용 불순물을 확산시키고 그 상부에 캐패시터 유전체를 형성한 후, 플레이트 전극을 형성하기 위해 플레이트 전극용 전도물질을 침착하고 다시 마스크를 캐패시터 유전체 상부에 형성하여, 플레이트전극영역은 전하보존전극의 영역과 완전히 겹쳐져야 하고, 또한 후에 형성될 MOSFET의 유효채널 길이를 소정의 길이로 하기 위해 플레이트 전극 영역은 후에 형성될 게이트 전극과 일정간격을 유지하도록 플레이트 전극용 전도물질을 제거한 다음, 게이트 전도물질을 침착하고 게이트 전극마스크를 사용하여 일정부분을 제거한다. 따라서, 전하보존 전극마스크, 플레이트 전극마스크 및 게이트 전극마스크의 잘못 배열되는 거리의 보상을 고려하여야 하는 문제점과 상기의 게이트 전극과 플레이트 전극의 간격을 유지해야 되므로 셀의 면적이 커지는 문제점이 있었다.In the conventional method of forming a flat plate capacitor, a charge preservation mask is formed on a P-type silicon substrate to form a charge preservation electrode, and then ion implantation diffuses the P + type impurity and the impurity for the charge preservation electrode into the charge preservation electrode region. After forming a capacitor dielectric thereon, the conductive material for the plate electrode is deposited to form a plate electrode and a mask is formed again on the capacitor dielectric so that the plate electrode region should completely overlap with the region of the charge storage electrode, In order to make the effective channel length of the MOSFET to be formed later a predetermined length, the plate electrode region is removed from the plate electrode conductive material so as to maintain a predetermined distance from the gate electrode to be formed later, and then the gate conductive material is deposited and the gate electrode mask is used. To remove certain parts. Therefore, there is a problem in that the compensation of the misaligned distance between the charge preservation electrode mask, the plate electrode mask, and the gate electrode mask has to be taken into consideration, and the gap between the gate electrode and the plate electrode has to be maintained.

따라서, 본 발명의 목적은 상기한 문제점을 해소하고, MOSFET의 유효채널 길이는 일정하게 유지하면서 게이트 전극과 전하보존전극 간격을 최소화시켜 셀의 면적을 줄일 수 있는 MOSFET에 접속된 평판캐패시터 제조방법 및 그 소자를 제공하는데에 있다.Accordingly, an object of the present invention is to solve the above problems, while maintaining the effective channel length of the MOSFET while minimizing the gap between the gate electrode and the charge storage electrode, the method of manufacturing a flat capacitor connected to the MOSFET can reduce the cell area and It is to provide the device.

본 발명에 의하면 P형 실리콘 기판에 먼저 MOSFET의 게이트 전극 및 소오스, 트레인전극 형성하고 게이트 전극 측벽에 절연체 스페이서를 형성한 다음, 전하보존전극의 마스크를 게이트 전극상의 일정부분에 형성하고 자기정렬된 P형 실리콘 기판상에 이온주입으로 P형 불순물영역 및 전하보존전극영역을 형성하고 그 상부에 캐패시터 유전체를 형성하며, 또한 상기 캐패시터 유전체 상부에 플레이트 전극을 형성하되 게이트 전극 상부까지 형성할 수 있도록 구성하여, MOSFET의 유효채널 길이는 일정하게 유지하면서 게이트 전극과 전하보존전극 간격을 최소화시켜 셀의 면적을 줄일 수 있다.According to the present invention, a gate electrode, a source, and a train electrode of a MOSFET are first formed on a P-type silicon substrate, an insulator spacer is formed on the sidewalls of the gate electrode, and then a mask of the charge storage electrode is formed on a portion of the gate electrode. Forming a P-type impurity region and a charge storage electrode region by ion implantation on the silicon substrate, and forming a capacitor dielectric on the capacitor dielectric, and forming a plate electrode on the capacitor dielectric, but also forming an upper portion of the gate electrode. In addition, the cell area can be reduced by minimizing the gap between the gate electrode and the charge storage electrode while maintaining the effective channel length of the MOSFET.

이하, 첨부된 도면을 참고하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail.

첨부된 도면의 제조과정은 P형 실리콘 기판을 사용하였으나, N형 실리콘 기판을 사용하는 경우에는 불순물 확산영역, 전하보존전극, 소오스 및 드레인 전극의 불순물을 P형 실리콘 기판일 때 사용하는 불순물과 반대로 형성하면 된다.The manufacturing process of the accompanying drawings uses a P-type silicon substrate, but in the case of using an N-type silicon substrate, the impurities in the impurity diffusion region, the charge storage electrode, the source and the drain electrode are opposite to those used when the P-type silicon substrate is used. It can be formed.

제1도는 종래기술에 따라 평판캐패시터와 MOSFET가 접속된 구조의 반도체 기억장치를 제조할 때 사용되는 마스크층을 배열시킨 평면도로써, 실리콘 기판을 노출시키기 위한 활성영역 마스크(A)를 배열하고 그 상부에 전하보존 전극마스크(C) 및 플레이트 전극마스크(D)를 겹치게 배열하며, 플레이트 전극용 전도물질이 제거될 부분에 전하보존 전극마스크(C)와 이격시켜 게이트 마스크(B)를 배열시킨 것이다.FIG. 1 is a plan view of a mask layer used when fabricating a semiconductor memory device having a structure in which a flat plate capacitor and a MOSFET are connected in accordance with the prior art, in which an active region mask A for exposing a silicon substrate is arranged and upper part thereof. The charge preservation electrode mask (C) and the plate electrode mask (D) are arranged to overlap each other, and the gate mask (B) is arranged to be spaced apart from the charge preservation electrode mask (C) at a portion where the conductive material for the plate electrode is to be removed.

제2도는 제1도의 a-a'축의 단면도로써 그 공정과정을 살펴보면, P형 실리콘 기판(1) 상부에 소자분리 산화막(2)을 형성하고 평판캐패시터를 형성하기 위해 P+확산영역(11)을 기판내부로 깊게 형성한 다음 그 상부에 전하보존전극(12)을 N형 불순물로 확산시키고, 기판상에 캐패시터 유전체막(13)을 형성한 후 그 상부에 플레이트 전극용 전도물질(14) 및 절연체를 순차적으로 침착한다. 그후 게이트 전극을 형성하기 위해 게이트 산화막(3) 및 게이트 전극용 전도물질(4)을 순차적으로 형성한 다음, 게이트 전극이 될 부분만 남기고 다른 부분의 게이트 전도물질(4)을 제거하여 드레인 N형 영역(6) 및 소오스 N형 영역(7)을 형성한 것이다.FIG. 2 is a cross-sectional view taken along the line a-a 'of FIG. 1 to illustrate the process. The P + diffusion region 11 is formed to form a device isolation oxide film 2 on the P-type silicon substrate 1 and to form a flat plate capacitor. Deeply formed inside the substrate, the charge storage electrode 12 is diffused thereon with N-type impurities thereon, and the capacitor dielectric film 13 is formed on the substrate, and then the conductive material 14 and insulator for the plate electrode thereon. Are deposited sequentially. Then, in order to form the gate electrode, the gate oxide film 3 and the conductive material for the gate electrode 4 are sequentially formed, and the drain N type is removed by removing only the portion of the gate electrode that is to be the gate electrode and the other portion of the gate conductive material 4. The region 6 and the source N-type region 7 are formed.

제3도는 제1도의 b-b'축의 단면도를 나타낸 것으로, P형 실리콘 기판(1)상에 소자분리 산화막(2)을 형성하고 소자분리 산화막(2) 상부에 플레이트 전극용 전도물질(14), 절연체(5)를 형성하여 중앙의 P형 실리콘 기판상에는 게이트 산화막(3)을 형성하고 전영역 상부에 게이트 전도물질(4)을 형성한 것인데, 상기 플레이트 전극용 전도물질(14) 측면에 형성된 절연체는 게이트 산화막(3) 형성시에 성장되는데 그 두께가 얇아서 게이트 전도물질(4)과 플레이트 전극용 전도물질(14)사이에 누설전류가 야기되고, 또한 회로내의 기생캐패시터를 증가시키는 요인이 된다.FIG. 3 is a cross-sectional view taken along the line b-b 'of FIG. 1, in which a device isolation oxide film 2 is formed on a P-type silicon substrate 1 and a plate electrode conductive material 14 is formed on the device isolation oxide film 2. The insulator 5 is formed to form a gate oxide film 3 on the central P-type silicon substrate, and a gate conductive material 4 is formed over the entire region, which is formed on the side of the conductive material 14 for the plate electrode. The insulator is grown when the gate oxide film 3 is formed, and its thickness is so thin that a leakage current is caused between the gate conductive material 4 and the conductive material for the plate electrode 14, which also increases the parasitic capacitor in the circuit. .

제4도는 본 발명에 따라 평판캐패시터와 MOSFET가 접속된 구조로 제조할 때 사용되는 마스크층 배열한 평면도이다. 즉, P형 실리콘 기판 상부에 활성마스크(A), 게이트 전극마스크(B) 및 전하보존 전극마스크(C) 플레이트 전극마스크(D)을 순차적으로 배열한 것으로서, 제1도와 비교하면 제4도는 게이트 전극마스크(B)와 전하보존 전극마스크(C)를 겹치도록 형성할 수 있다. 상부에서 보면 게이트 전극이 작아질 것같지만 실제적으로는 게이트 전극 측면에 절연체 스페이서를 형성하고 그후에 전하보존전극을 형성함으로써 MOSFET의 유효채널 길이를 감소시키지 않고 게이트 전극과 전하보존전극의 간격을 최소화할 수 있다.4 is a plan view of an arrangement of mask layers used when fabricating a structure in which a flat plate capacitor and a MOSFET are connected according to the present invention. That is, the active mask (A), the gate electrode mask (B), and the charge storage electrode mask (C) and the plate electrode mask (D) are sequentially arranged on the P-type silicon substrate. The electrode mask B and the charge preservation electrode mask C may be overlapped. From the top, the gate electrode is likely to be smaller, but in practice, by forming an insulator spacer on the side of the gate electrode and then forming a charge storage electrode, the gap between the gate electrode and the charge storage electrode can be minimized without reducing the effective channel length of the MOSFET. have.

제5도 내지 제9도는 제4도의 a-a'축으로 절단하여 본 발명의 공정과정을 단계별로 나타낸 단면도이다.5 to 9 are cross-sectional views showing step by step process of the present invention by cutting along the a-a 'axis of FIG.

제5도는 P형 실리콘 기판(1)상부 일정부분에 소자분리 산화막(2)을 형성하고 그 측면의 기판상부에 게이트 산화막(3), 게이트 전도물질(4) 및 절연체(5)를 순차적으로 형성한 단면도이다.5 shows a device isolation oxide film 2 formed on a portion of the P-type silicon substrate 1, and a gate oxide film 3, a gate conductive material 4, and an insulator 5 are sequentially formed on the substrate on the side of the P-type silicon substrate 1. One cross section.

제6도는 게이트 전극마스크(B)를 형성하여 게이트 전극이 될 부분만 남기고 상기 절연체(5), 게이트 전도물질(4)을 제거한 다음 이온주입으로 게이트 전극 측면하단에 드레인 N형 영역(6) 및 소오스 N형 영역(7)을 형성한 단면도이다.6 shows the gate electrode mask B, leaving only the portion to be the gate electrode, removing the insulator 5 and the gate conductive material 4, and then implanting the drain N-type region 6 under the gate electrode side by ion implantation. It is sectional drawing in which the source N type region 7 was formed.

제7도는 게이트 전극 측벽에 절연체 스페이서(8 및 9)을 형성한 후, 전하보존 전극마스크(C)를 사용하여 감광물질(10)을 게이트 전극 일정상부 및 전하보존전극(12) 상부는 노출시켜 형성한 다음, 기판(1)내에 P+형 불순물을 이온주입하여 P+확산영역(11)을 형성하고, 그 상부에 N형 불순물을 이온주입하여 전하보존전극(12)을 형성한 상태의 단면도로써, 전하보존 전극마스크(C)는 게이트 전극상의 일정부분에 형성하였으나 전하보존전극(12)영역의 N형 불순물은 게이트 전극 및 게이트 전극 측벽의 절연체 스페이서(8)에 의해 차단되고 소정의 부분만 형성되는 자기정렬된 상태이다.FIG. 7 illustrates the insulator spacers 8 and 9 formed on the sidewalls of the gate electrode, and then exposes the photosensitive material 10 over the gate electrode and the upper portion of the charge storage electrode 12 using the charge storage electrode mask C. After forming, the P + type impurity is implanted into the substrate 1 to form the P + diffusion region 11 and the N type impurity is implanted into the upper portion to form the charge storage electrode 12. The charge preservation electrode mask C is formed on a portion of the gate electrode, but the N-type impurities in the region of the charge preservation electrode 12 are blocked by the insulator spacer 8 of the gate electrode and the sidewall of the gate electrode, and only a predetermined portion is formed. It is self-aligned.

제8도는 상기 전하보존전극(12) 상부에 캐패시터 유전체막(13)를 형성하고 플레이트 전극용 전도물질(14)을 전영역 상부에 침착한 상태의 단면도이다.8 is a cross-sectional view of a capacitor dielectric film 13 formed on the charge storage electrode 12 and a plate electrode conductive material 14 deposited on the entire region.

제9도는 플레이트 전극마스크(D)를 사용하여 게이트 전극 상부의 일정부분 및 소오스 N형 영역(7) 상부를 식각한 상태의 단면도이다. 이때, 상기 게이트 측벽에 있는 절연스페이서(8 및 9)중에서 드레인 N형 영역(6)상에 있는 절연체 스페이서(8)는 충분히 두껍게하여 게이트 전도물질(4)과 플레이트 전극용 전도물질(14)와 절연이 되도록 하며, 소오스 N형 영역(7)상에 있는 절연체 스페이서(9)의 폭은 식각공정에 의해 조절할 수 있다.FIG. 9 is a cross-sectional view of a portion of an upper portion of the gate electrode and an upper portion of the source N-type region 7 being etched using the plate electrode mask D. At this time, the insulator spacer 8 on the drain N-type region 6 of the insulating spacers 8 and 9 on the sidewalls of the gate is sufficiently thick so that the gate conductive material 4 and the conductive material 14 for the plate electrode and Insulation is provided, and the width of the insulator spacer 9 on the source N-type region 7 can be controlled by an etching process.

제10도는 역시 본 발명에 의한 제4도의 b-b'축의 단면도로서, P형 실리콘 기판(1) 상부에 게이트 산화막(3), 게이트 전도물질(4), 절연체(5) 및 일정부분 제거된 플레이트 전극용 전도물질(4)이 형성되고 좌우측 하단에 소자분리 산화막(2)가 형성된 것을 알 수 있다.FIG. 10 is a cross-sectional view of the b-b 'axis of FIG. 4 according to the present invention, in which a gate oxide film 3, a gate conductive material 4, an insulator 5, and some portions of the P-type silicon substrate 1 are removed. It can be seen that the conductive material 4 for the plate electrode is formed and the device isolation oxide film 2 is formed on the lower left and right sides thereof.

이상의 설명과 같이, 전하보존전극(12) 형성공정에서 전하보존 전극마스크(C)를 사용하여 감광물질을 게이트 전극상부에 일정부분 남기고 제거하여도 N형 불순물이 이온주입되어 형성되는 전하보존전극(12) 영역은 게이트 전극 및 절연체 스페이서(8)에 의해 자기정렬되므로, MOSFET의 유효채널 길이는 유지하면서 게이트 전극과 전하보존전극(12)의 간격을 최소로 줄일 수 있고, 마스크 공정을 용이하게 할 수 있는 커다란 효과가 있다.As described above, the charge preservation electrode formed by ion implantation of an N-type impurity is formed even though the photoresist is partially left over the gate electrode using the charge preservation electrode mask C in the process of forming the charge preservation electrode 12 ( 12) Since the region is self-aligned by the gate electrode and the insulator spacer 8, the gap between the gate electrode and the charge storage electrode 12 can be minimized while maintaining the effective channel length of the MOSFET, and the mask process can be facilitated. There is a huge effect that can be.

Claims (5)

P형 실리콘 기판 상부에 평판캐패시터를 형성하고 MOSFET를 형성하여 평판캐패시터의 전하보존전극이 드레인 전극에 접속된 반도체 기억장치의 제조방법에 있어서, P형 실리콘에 게이트 산화막, 게이트 전도물질 및 절연체를 순차적으로 형성하고 게이트 마스크를 이용하여 게이트 전극 부분만 남기고 상기 절연체, 게이트 전도물질 및 게이트 산화막을 제거하는 단계와, 게이트 전극측면 하단에 드레인 N형 영역 및 소오스 N형 영역을 형성하고 게이트 전극 상부에 절연체를 그대로 남기고 측벽에는 절연체 스페이서를 형성하는 단계와, 전하보존 전극마스크를 사용하여 감광물질을 게이트 전극 일정 상부에 형성하고 실리콘 기판상부에 P+형 불순물을 깊게 이온주입한 후, P+형 불순물 상부에 N형 불순물을 얇게 이온주입하여 전하보존전극영역을 형성하는 단계와, 상기 전하보존전극 영역상부에 캐패시터 유전체를 형성하고 플레이트 전극용 전도물질을 전영역 상부에 침착한 후 플레이트전극마스크를 사용하여 일정부분 제거하고 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 MOSFET에 접속된 평판캐패시터 제조방법.A method of manufacturing a semiconductor memory device in which a flat plate capacitor is formed on a P-type silicon substrate and a MOSFET is formed so that the charge storage electrode of the flat plate capacitor is connected to the drain electrode. A gate oxide film, a gate conductive material, and an insulator are sequentially formed on the P-type silicon. Removing the insulator, the gate conductive material, and the gate oxide layer using only a gate electrode, using a gate mask; forming a drain N-type region and a source N-type region at the bottom of the gate electrode side; Forming insulator spacers on the sidewalls, leaving photoresist formed thereon, and using a charge preservation electrode mask to form a photosensitive material on a predetermined portion of the gate electrode, and deeply implanting P + -type impurities on the silicon substrate, followed by N on the P + -type impurities. Ion implantation with a thin film to form a charge storage electrode region. And forming a capacitor dielectric on the charge storage electrode region, depositing a conductive material for the plate electrode on the entire region, and then removing a portion using a plate electrode mask to form a plate electrode. A flat capacitor manufacturing method connected to a MOSFET. 제1항에 있어서, 상기 전하보존전극 영역을 형성하는 단계에서, 소자분리 산화막, 드레인 N형 영역, 게이트 전극 및 소오스 N형 영역의 전영역상에 도포된 감광물질은 전하보존 전극마스크를 사용하여 게이트 전극상부 일정부분 및 소오스 N형 영역 상부에 남기고 제거하는 것을 특징으로 하는 MOSFET에 접속된 평판캐패시터 제조방법.The method of claim 1, wherein in the forming of the charge storage electrode region, the photosensitive material applied on the entire region of the device isolation oxide film, the drain N-type region, the gate electrode, and the source N-type region is formed using a charge storage electrode mask. A method of fabricating a flat panel capacitor connected to a MOSFET, which is removed by leaving a predetermined portion over the gate electrode and an upper portion of the source N-type region. 실리콘 기판 상부에 평판캐패시터는 MOSFET의 드레인 전극에 접속된 반도체 기억장치에 있어서, 상부에 절연체가 형성된 MOSFET의 게이트 전극 측면에는 절연체 스페이서가 형성되고 드레인 N형 영역에 평판캐패시터 전하보존전극이 접속되며 전하보존전극 상부에 캐패시터 유전체가 형성되고 그 상부에 플레이트 전극용 전도물질이 게이트 전극의 절연체 상부 일정부분까지 형성된 구조를 특징으로 하는 MOSFET에 접속된 평판캐패시터 장치.In a semiconductor memory device in which a flat plate capacitor is connected to a drain electrode of a MOSFET on top of a silicon substrate, an insulator spacer is formed on a side of a gate electrode of a MOSFET having an insulator formed thereon, and a flat plate capacitor charge storage electrode is connected to a drain N-type region. And a capacitor dielectric formed on the storage electrode, and a conductive material for the plate electrode formed on the upper part of the insulator of the gate electrode. 제3항에 있어서, 상기 전하보존전극은 게이트 전극상부 및 절연체 스페이서를 장벽층으로 하여 자기 정렬된 구조로 이루어지는 것을 특징으로 하는 MOSFET에 접속된 평판캐패시터 장치.4. The flat panel capacitor device of claim 3, wherein the charge storage electrode has a self-aligned structure using the gate electrode upper portion and the insulator spacer as a barrier layer. 제3 또는 4항에 있어서, 상기 절연체 스페이서는 질화막 또는 산화막인 것을 특징으로 하는 MOSFET에 접속된 평판캐패시터 장치.The flat panel capacitor device of claim 3 or 4, wherein the insulator spacer is a nitride film or an oxide film.
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