KR910006793B1 - 시스템 버스 테스트회로 및 방법 - Google Patents

Abstract

내용 없음.

Description

시스템 버스 테스트회로 및 방법

제1도는 본 발명에 따른 회로도.

제2도는 본 발명에 따른 흐름도.

제3도는 본 발명에 따른 테스트 패턴 메모리 테이블도.

* 도면의 주요부분에 대한 부호의 설명

1 : 피테스트모듈 700 : 테스트지그

DTL1-DTL7 : 제1-7래치회로 ROM1, ROM2 : 제1, 2롬

RAM1, RAM2 : 제1, 2램 ST1-ST5 : 제1-5스테이트버퍼

DEC : 디코더 PAL : 팔(PAL)회로

AN1-AN2 : 앤드게이트

본 발명은 마이크로 프로세서(Micro Processor)를 사용하여 구성되는 각종 시스템의 데이터, 어드레스 및 제어버스 테스트 회로에 관한 것으로, 특히 시스템의 메모리의 데이터 어드레스 및 제어신호와 입출력의 데이터 어드레스 및 제어신호를 래치하여 시스템 셋업(Set up)의 안전성을 높이고 에러발생에 따른 체킹과 상태의 판독을 용이하게 할 수 있는 시스템 버스 테스트회로 및 방법에 관한 것이다.

일반적으로 마이크로 프로세서를 사용하여 구성되는 각종 시스템의 데이터, 어드레스 및 제어버스는 시스템의 작업량과 용량의 증가와 더불어 더욱더 세분화되고, 복잡해지게 된다. 상기 버스가 복잡해짐에 따라 에러발생률이 높아지게 되는데, 상기 시스템 버스상의 에러상태가 바로 시스템의 에러를 의미하게 되므로 상기 버스상의 에러테스트는 매우 중요한 작업으로 알려져 있다. 그러나, 종래는 시스템내에 온-라인(On-Line) 프로그램 또는 외부의 오프-라인(Off-Line) 프로그램 테스트등에 의해 소프트웨어적으로 테스트 되므로 시스템 버스상의 에러상태 판독이 매우 어려웠다.

따라서 본 발명의 목적은 시스템의 작업 및 용량의 증가에 따라 복잡다양해지는 시스템 버스상의 에러발생을 체킹하고, 에러상태를 용이하게 판독할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 시스템 버스의 시뮬레이션을 용이하게 할 수 있는 방법을 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서, 데이터, 어드레스 및 제어버스 테스트용 피테스트모듈(1)과, 상기 각 버스(어드레스, 데이터, 제어)를 가지는 시스템버스(2)와, 테스트지그(100) 제어용 중앙처리장치(CPU)와, 상기 피테스트모듈(1)과 상기 테스트 지그(100)에서 출력되는 시스템버스(2)상의 테스트용 데이터(MD0-MD15)를 래치하는 제1, 2래치회로(DTL1,DTL2)와, 상기 시스템버스(2)를 통해 입출력(I/O)되는 데이터(ID0-ID7)를 래치하는 제3래치회로(DTL3)와, 상기 시스템버스(2)상의 어드레스신호(A0-A19) 및 제어신호(

,

,

)를 래치하는 제4-6래치회로(DTL4-DTL6)와 상기 제6래치회로(DTL6)는 어드레스신호(A16-A19)와 제어신호(

,

,

)를 동시에 래치할 수 있도록 되어 있다.

상기 중앙처리장치(CPU)에서 출력되는 어드레스신호(A0-A19)를 각각 나누어 버퍼링하는 제1-3스테이트버퍼(ST3-ST5)와, 상기 제3스테이트버퍼(ST3)의 출력을 디코딩하여 상기 제1-7래치회로(DTL1-DTL7)의 출력단(

)을 제어하는 디코더(DEC)와, 상기 중앙처리장치(CPU)의 제어신호(S1-S3)와 상기 제4, 5스테이트버퍼(ST4-ST5)에서 완충된 어드레스신호(A8-A19)를 PAL(Programmable Array Logic)식에 의해 논리화하여 상기 피테스트모듈(1)에 가해질 인터럽트신호(INT)와 메모리 인에이블신호(

,

) 및 입출력 제어신호(

)을 발생하는 프로그램어블 어레이 논리회로(PAL)와, 상기 제3, 4스테이트버퍼(ST3,ST4)에서 버퍼링되는 어드레스신호(A0-A15)를 받아 기억된 상기 버스테스트용 패턴데이타를 읽어낼 수 있도록 고정값으로 내장하고 있는 제1, 2롬(ROM1,ROM2)과, 상기 제3스테이트버퍼(ST3)의 출력신호를 받아 제어되며 상기 중앙처리장치(CPU)로 인터럽트 신호를 제공하며, 상기 시스템버스(2)를 통해 제1, 2롬, 램(ROM1-ROM2, RAM1-RAM2)과 연결되는 데이터 버스(D0-D15)의 병렬 데이터가 직렬로 변환하여 입출력하는 직렬 입출력회로(S10)와, 상기 제3, 4스테이트버퍼(ST3,ST4)의 어드레스신호(A0-A15)를 받으며, 상기 제1-7래치회로(DTL1-DTL7) 및 직렬 입출력회로(S10)를 통하여 상기 버스 테스트 할 피테스트모듈(1)의 데이터와 상기 제1, 2롬(ROM1,ROM2)에서 리드(Read)한 데이터를 일시 저장하는 제1, 2램(RAM1,RAM2)과, 상기 중앙처리장치(CPU)에서 입출력되는 데이터버스(D0-D15)의 데이터와 상기 제1, 2롬, 램(ROM1-ROM2, RAM1-RAM2)의 입출력 데이터를 버퍼링하는 제1, 2스테이트버퍼(ST1-ST2)로 구성된다. 제2도는 본 발명에 따른 흐름도로서, 초기화 하는 제1과정과, 상기 제1과정의 초기화 과정으로부터 직렬로 입출력(SIO : Serial Input/Output)되는 데이터의 상태를 테스트하는 제2과정과, 상기 직렬로 입출력되는 데이터가 테스트하기에 양호한 상태인가를 체킹하는 제3과정과, 상기 제3과정에서 양호할시 제1테스트 프로그램(I)를 사용하고, 양호하지 않을시 제2테스트 프로그램(Ⅱ)를 사용하여 중앙처리장치의 운용상태를 테스트 하는 제4과정과, 상기 제4과정에서 테스트한 중앙처리장치가 양호하지 않을시 중앙처리장치에서 에러 발생 횟수를 카운트하여 소정치에 도달했을시 에러체킹 결과를 디스플레이 하며 에러값이 소정치에 도달되지 못했을시 상기 제4과정의 제1테스트 프로그램(I)또는 제2테스트 프로그램(Ⅱ)에 의하여 중앙처리장치 운용상태의 테스트를 다시 실행하는 제5과정과, 상기 제5과정에서 중앙처리장치의 운용 테스트 결과가 양호할시 롬상의 데이터를 리드하기 위한 제어 상태를 테스트하며 양호하지 않을시 에러상태를 디스플레이 하고 상기 테스트 결과값을 저장하고 램의 리드/라이트 제어상태를 테스트하는 제6과정과, 상기 제6과정에서 램을 테스트하여 양호하지 않을시 상기 제6과정을 반복하며 양호할시 외부 메모리데이터 및 어드레스와 외부입출력 데이터 및 어드레스 버스를 테스트하는 제7과정과, 상기 제7과정에서 테스트 결과가 양호하지 않을시 에러 상태를 디스플레이한 후 이 상태를 저장하고, 양호할 시 에러테이블에 에러가 없었음을 알 수 있도록 등재한 후 또다른 부분으로부터 에러발생이 없는가를 체킹하여 처리하는 제8과정으로 이루어진다.

제3도는 본 발명에 따른 테스트 패턴 테이블도이다.

따라서 본 발명의 구체적 일실시예 제1-3도를 참조하여 상세히 설명하면, 제1도의 점선부분 100이 테스트지그(Jig)라 할 때, 피테스트모듈(1)를 테스트지그(100)에 설치하면, 테스트지그(100)의 시스템 버스(2)에 양방향성 데이터버스(D0-D15) 및 입출력 데이터버스(ID0-ID7)가 연결된다. 또한 시스템버스(2)에 단방향성 어드레스버스(A0-A19)와 피테스트모듈(1)과 테스트지그(100)와의 핸드 세이킹을 위한 제어신호단(

,

,

,

,

,

)이 연결되어 있다. 그리고 피테스트모듈(1)에도 물론 제어용 다른 중앙처리장치 및 데이터 및 프로그램 저장용 메모리장치가 내장되어 있으며, 소정 모듈프로그램에 따라 테스트지그(100)로부터 제어신호를 받으면, 이를 처리하여 테스트지그(100)로 인터럽트(INT) 및 제어신호를 발생하도록 되어 있다. 따라서 시스템을 온하게 되면 제2도의 (2a)과정에서 중앙처리장치(CPU)가 각부를 초기화 시킨다. 테스트지그(100)의 초기화 프로그램은 보드(Board)내의 초기화를 실행한 후 자신의 직렬 입출력장치(S10)를 통하여 피테스트모듈(1)에 A-Z까지의 문자를 전송하고, 상기 테스트 문자를 수신한 피테스트모듈(1)은 전송된 문자가 정상적으로 수신되었는가의 여부를 확인한 후 이상이 없으면 A-Z까지의 문자를 테스트지그(100)에 상기 직렬 입출력장치(S10)를 통하여 전송하게 되며, 이상이 있을 경우는 테스트지그(100)에 에러를 통보하게 된다. 상기 테스트지그(100)는 제2테스트 프로그램(Ⅱ)으로 분기하여 테스트를 실행하게 되고, 이상이 없을 경우에는 피테스트모듈(1)로부터 전송된 문자가 이상없이 수신되었는가를 확인한다. 여기서 이상이 없으면 제1테스트 프로그램(I)을, 이상이 있는 경우에는 그리고 제2테스트 프로그램(Ⅱ)으로 분기하여 테스트를 실행하게 된다.

중앙처리장치(CPU)에서 독출제어단(

)을 통해 "로우"신호를 발생시키면 제1, 2롬, 램(ROM1,ROM2,RAM1,RAM2)의 출력인에이블(

)이 "로우"가 되므로 어드레싱된 데이터를 출력토록 인에이블(Out Enable)시킨다. 그리고 제3-5스테이트버퍼(ST3-ST5)로 소정 어드레스신호(A0-A19)를 인가하면, 상기 제1스테이트버퍼(ST3)를 통해 출력되는 어드레스신호(A1-A3)가 디코더(DEC)에서 디코딩된다. 상기 디코딩되는 출력 신호에 의해 제3, 4-7래치회로(DTL3,DTL4-DTL7)에 래치된 데이터를 출력인에이블 상태로 제어하고, 이중 제4, 5스테이트버퍼(ST4-ST5)에서 완충되어 출력되는 어드레스신호(A8-A19)는 프로그램어블 어레이 논리회로(PAL)에 입력된다. 상기 프로그램어블 어레이 논리회로(PAL)는 중앙처리장치(CPU)에서 출력되는 선택제어신호(S6-S2)에 따라 상기 어드레스신호(A8-A19)를 PAL식으로 풀어 피테스트모듈(1)의 인터럽트신호(INT) 및 상기 제1, 2램, 롬(RAM1,RAM2,ROM1,ROM2)의 칩인에이블신호(

)를 발생한다.

그리고 상기 제3, 4스테이트버퍼(ST3,ST4)의 어드레스신호(A1-A15)가 상기 제1,2 램, 롬(RAM1-RAM2,ROM1-ROM2)으로 인가되어지는데, 우선 제1, 2롬(ROM1-ROM2)으로부터 제3도와 같은 테스트용 패턴데이타를 제1, 2램(RAM1,RAM2)에 라이트 한다. 이는 상기 중앙처리장치(CPU)에서 발생된 1리드제어 신호단(

)의 출력상태가 출력인에이블단(

)를 제어하므로 제1, 2롬(ROM1,ROM2)에서 리드(Read)하여 중앙처리장치(CPU)에서 발생되는 기입제어신호단(

)의 기입제어신호에 의해제1, 2램(RAM1,RAM2)의 소정번지에 태스트용 패턴데이타를 라이트한다.

제2도의 (2h)-(2p)과정까지의 테스트 절차는 피테스트모듈(1)의 진단 프로그램에 의하여 마이크로 프로세서(μ-Processor), 롬(ROM), 램(RAM)의 순으로 테스트를 수행하게 되며, 피테스트모듈(1)은 각 테스트 항목별로 이상 유무를 테스트지그(100)에 통보하게 된다. 이러한 통보는 제1테스트 프로그램(I)이 직렬 입출력(SIO : Serial Input/Output) 회로를 통하여 핸드세이킹(Hand-Shaking) 방식으로 제2테스트 프로그램(Ⅱ)에 인터럽트를 걸어 테스트를 실행토록 한다. 상기 제2테스트 프로그램(Ⅱ)에 의한 (2h)-(2p)까지의 동작을 살펴보면 다음과 같다.

(2p)과정에서 테스트지그(100)의 중앙처리장치(CPU)에서 발생되는 피테스트모듈(1)의 중앙처리장치 테스트 명령에 해당하는 어드레스신호와 선택신호(S1-S3)를 팔(PAL) 회로(PAL)에서 논리화할 때 이 결과에 따라 피테스트모듈(1)에 인터럽트(INT)를 걸게 됨으로써 실시된다. 피테스트모듈(1)에서는 상기 인터럽트단(INT)의 신호를 카운트하여 피테스트모듈(1)의 중앙처리장치 테스트를 위한 어드레스 및 데이터를 발생하며, 상기 발생된 데이터는 소정 위치에 저장한다. 그리고 상기 제어신호단(

,

,

,

,

)를 통해 각 제어신호를 발생하며, 피테스트모듈(1)의 중앙처리장치 테스트 데이터 출력을 위한 인터럽트신호(INT)를 발생하여 테스트지그(100)의 중앙처리장치(CPU)의 인터럽트단(INT)으로 입력된다. 상기 중앙처리장치(CPU)는 상기 인터럽트신호를 카운팅한다.

한편 상기 입출력 인에이블 및 라이트 제어신호단(

,

)을 통해 출력되는 신호를 앤드게이트(AN1)에서 논리화하여 이에 발생되는 인에이블 신호에 의해 제3,7래치회로(DTL3,DTL7)를 인에이블(EN)하여 제3래치회로(DTL3)에서는 데이터를 래치하고, 제7래치회로(DTL7)에서는 테스트모드에 따른 데이터를 래치하여 체크용 비트를 세팅한다. 그리고 앤드게이트(AN2)에서 시스템버스(2)를 통해 발생된 제어신호(

,

)를 논리화하여 이에 발생되는 인에이블신호에 의해 제4-6래치회로(DTL4-DTL6) 및 제1, 3래치회로(DTL1-DTL3)를 인에이블하여 시스템버스(2)를 통한 상기 피테스트모듈(1)의 중앙처리장치 테스트용 데이터 및 어드레스 신호를 래치하여 제1, 2램(RAM1,RAM2)에 기록하게 되는데, 순차적으로 발생된 인터럽트에 의해 중앙처리장치(CPU)는 인터럽트 카운트에 따라 제1-7래치회로(DTL1-DTL7)에 래치된 데이터를 읽어 들이기 위해 해당 어드레스 신호를 발생하여 제3-5스테이트버퍼(ST3-ST5)에 입력한다. 상기 제3, 4스테이트버퍼(ST3-ST4)에서 발생된 어드레스신호(A1-A15)가 제1, 2롬, 램(RAM1-RAM2,ROM1-ROM2)의 상기 피테스트모듈(1)의 중앙처리장치 테스트용 데이터의 저장할 번지를 지정하고, 어드레스신호(A1-A3)를 디코더(DEC)에 입력되어 디코딩되면, 상기 디코딩된 출력에 의해 제1-7래치회로(DTL1-DTL7)의 래치된 데이터의 출력을 제어하여 제1, 2램(RAM1-RAM2)에 기록한다. 즉, 상기 제3-7래치회로(DTL3-DTL7)에서 출력되는 어드레스 신호에 따라 데이터가 제1, 2램(RAM1-RAM2)에 저장된다.

상기 중앙처리장치(CPU)는 피테스트모듈(1)의 중앙처리장치 테스트용 데이터와 제1, 2롬(ROM1,ROM2)으로부터 읽은 데이터를 비교하여 같을 때 양호한지(2i)과정에서 판정한다.

상기 (2i)과정에서 같지 않을 때 중앙처리장치(CPU)는 에러로 취급하여 이의 발생횟수가 얼마인지 카운팅을 한다. 상기 에러카운트 값이 소정횟수(3회) 이상 되었을 때 (2f)과정에서 에러상태임을 디스플레이장치(도시하지 않았음)로 표시하며, 에러카운트 값이 소정횟수 도달되지 못했을 때 상기 (2g)과정으로 궤환된다.

상기 (2i)과정에서 양호할 때 (2k)과정에서 피테스트모듈(1)의 롬을 테스트한다. 제1, 2롬(ROM1,ROM2)의 테스트도 상술한 바와같이 중앙처리장치(CPU)에서 피테스트모듈(1)에 인터럽트 신호를 인가하면 피테스트모듈(1)에서는 상기 인터럽트 신호를 카운트하여 피테스트모듈(1)의 롬 테스트에 해당하는 패턴데이터와 어드레스 및 제어신호, 인터럽트 신호를 발생한다.

상기 피테스트모듈(1)에서 발생되는 롬 테스트에 대한 인터럽트 신호를 중앙처리장치(CPU)에서 카운트하여 롬 테스트에 따른 해당 어드레스 신호를 명령어로 발생한다.

이때 상기 발생한 어드레스신호를 제3, 4스테이트버퍼(ST3,-ST4)에서 완충하여 디코더(DEC)에서 디코딩하면 상기 디코더(DEC)의 출력에 의해 제1-7래치회로(DTL1-DTL2, DTL4-DTL7)에 래치된 데이터를 출력하도록 제어한다. 이때 출력된 데이터가 제1, 2램(RAM1,RAM2)에 저장되며, 상기 데이터를 상기 제1,2롬(ROM1,ROM2)으로부터 리드한 데이터와 비교하여 같은지를 중앙처리장치(CPU)가 (2k)과정에서 체킹한다.

상기 (2k)과정에서 테스트한 결과 값이 같은 경우(2m), (2p)과정에서 램 테스트를 상기한 방법과 같이 실시하고 양호하지 않을때는 (2m), (2o)과정에서 에러값을 디스플레이하고 상기 에러값을 제1, 2램(RAM1,RAM2)에 저장한다.

상기 (2p)과정에서 램 테스트도 양호할 시 (2g)-(2s)과정에서 외부메모리 데이터 및 어드레스버스 테스트를 상기 방법과 같이 실행하고, (2t)-(2s)과정에서 외부 입출력 데이터 및 어드레스 버스테스를 상기 방법과 같이 실행하는데 단지 제1-3래치회로(DTL1-DTL3)의 어느것을 인에이블 하느냐에 따라 달라진다. 즉 제1, 2래치회로(DTL1-DTL2)를 인에이블 할때는 외부메모리 데이터 및 어드레스버스 테스트용 데이터를 래치하고, 제3래치회로(DTL3)를 인에이블 할때는 중앙처리장치에서 직접 입출력하는 외부 입출력 데이터 및 어드레스 버스테스트용 데이터를 래치하여 테스트 하도록 되어있다. 그리고, 제4-6래치회로(DTL4-DTL6)는 모드에 관계없이 어드레스 래치를 공유하며, 제7래치회로(DTL7)은 데이터, 어드레스, 제어 테스트비트를 세팅하기 위한 것이다.

상기 (2t)과정까지의 처리가 완료되면, (2n)과정에서 제1, 2램(RAM1,RAM2)상의 테이블에 에러값을 등재하고, (2w)과정에서 중앙처리장치(CPU)가 어떤 에러발생이 더 없는가를 체킹하여 있을때는 이를 디스플레이 한다. 그러나 없을때는 테스트를 끝낸다.

(2h)-(2p)과정까지의 테스트를 수행한 후 시스템 메모리와 I/O의 데이터, 어드레스 및 제어신호버스를 테스트하기 위하여 테스트지그(100)의 중앙처리장치(CPU)에서 발생된 테스트처리 인터럽트에 의하여 실행된다. 상기 피테스트모듈(1)의 테스트처리 인터럽트 루틴은 테스트지그(100)에서 입력한 인터럽트 카운트 값을 체크하고, 그 값이 1이면 피테스트모듈(1)은 콘넥터에 연결된 시스템버스(2)를 통하여 어드레스(00000H) 번지에 데이터(0000H)를 라이트한 후 테스트지그(100)에 데이터를 라이트 했음을 인터럽트신호로 중앙처리장치(CPU)로 알린다. 그리고 테스트지그(100)와 피테스트모듈(1)에 의하여 라이트된 데이터 및 어드레스[이 데이터 및 어드레스는 테스트지그(100)와 피테스트모듈(1)사이에 연결된]를 시스템버스(2)를 통하여 제1-5래치회로(DTL1-DTL5)에 각각 래치된다. 그리고 데이터버스(D0-D16), 어드레스버스(A0-A19) 및 필요한 제어 신호(BHE, 메모리 인에이블, 메모리 라이트)비트를 리드한다.

그리고 상기 정해진 제1, 2롬(ROM1,ROM2)상의 프로그램에 의하여 피테스트모듈(1)로부터 발생된 인터럽트 카운터를 체크하여 그 값이 1이면 제1, 2롬(ROM1,ROM2)에 프로그램된 데이터 "0000H", 어드레스 "00000H" 및 제어신호와 비교한다. 여기서 이상이 없으면 테스트지그(100)는 다시 피테스트모듈(1)에 테스트처리 인터럽트를 발생시킨다. 이때 피테스트모듈(1)의 테스트처리 인터럽트는 카운터값을 2로 증가하고 인터럽트처리 루틴에 의하여 인터럽트 카운트 값을 체크하여 그 값이 2이면 시스템버스(2)를 통하여 어드레스 11111H번지에 데이터 1111H를 라이트한 후 테스트지그(100)에 인터럽트를 발생시킨다. 상기 동일한 방법에 의하여 테스트지그(100)는 인터럽트 카운트를 체크하게 되며, 그 값이 2이면 이미 프로그래밍된 데이터 1111H, 어드레스 11111H 및 제어신호 비트와 비교하여 이상이 없으면 동일한 방법에 의하여 어드레스 22222H, 33333H.... FFFFFH, 데이터 2222H, 3333H.....FFFFH까지 테스트를 하게 되며, 이것은 곧 어드레스 및 데이터버스(A0-A19) 및 (D0-D16)까지의 모든 비트를 테스트하게 되므로 시스템버스(2)가 정상적으로 동작하는가의 여부를 테스트할 수 있게 된다. 한편 I/O 맵 I/O 방식에 의하여 I/O에 관련된 부분을 처리할 경우 I/O맵에 의한 데이터버스(D0-D7) 및 제어신호(I/0인에이블, I/O 기입신호)에도 이미 상술한 방법과 동일한 방법에 의하여 테스트를 할 수 있다. 즉, 어드레스 0000H, 1111H.....FFFFH 및 데이터 00H, 11H....FFH를 순차적으로 라이트할시 인터럽트, 리드하고 비교처리에 의해 메모리버스와 동일한 방법으로 테스트한다.

상술한 바와같이 시스템의 에러발생 체크 및 에러상태의 판독이 용이하고 셀업의 완전성을 구현할 수 있으며 시스템버스의 시뮬레이션이 용이한 잇점이 있다.

Claims (2)

1. 중앙처리장치를 구비한 피테스트모듈(1)과 테스트지그(100) 시스템의 버스테스트회로에 있어서, 데이터, 어드레스 및 제어버스 테스트용 피테스트모듈(1)과, 상기 각 버스(어드레스, 데이터, 제어)를 가지는 시스템버스(2)와, 테스트지그(100) 제어용 중앙처리장치(CPU)와, 상기 피테스트모듈(1)과 상기 테스트지그(100)에서 출력되는 시스템버스(2)상의 테스트용 데이터(MD0-MD15)를 래치하는 제1, 2래치회로(DTL1,DTL2)와, 상기 시스템버스(2)를 통해 입출력(I/O) 되는 데이터(ID0-ID7)를 래치하는 제3래치회로(DTL3)와, 상기 시스템버스(2)상의 어드레스 신호(A0-A19) 및 제어신호(

   

   ,

   

   ,

   

   )를 래치하는 제4-6래치회로(DTL4-DTL6)와, 상기 중앙처리장치(CPU)에서 출력되는 어드레스신호(A0-A19)를 각각 나누어 버퍼링하는 제1-3스테이트버퍼(ST3-ST5)와, 상기 제3스테이트버퍼(ST3)의 출력을 디코딩하여 상기 제1-7래치회로(DTL1-DTL7)의 출력단(

   

   )을 제어하는 디코더(DEC)와, 상기 중앙처리장치(CPU)의 제어신호(S1-S3)와, 상기 제4, 5스테이트버퍼(ST4-ST5)에서 완충된 어드레스신호(A8-A19)를 PAL식에 의해 논리화하여 상기 피테스트모듈(1)에 가해질 인터럽트신호(INT)와 메모리 인에이블신호(

   

   ,

   

   ) 및 입출력 제어신호(

   

   )를 발생하는 프로그램어블 어레이 논리회로(PAL)와, 상기 제3, 4스테이트버퍼(ST3,ST4)에서 버퍼링되는 어드레스신호(A1-A15)를 받아 기억된 상기 버스테스트용 패턴데이터를 읽어낼 수 있도록 고정값으로 내장하고 있는 제1, 2롬(ROM1,ROM2)과, 상기 제3스테이트버퍼(ST3)의 출력신호를 받아 제어되며 상기 중앙처리장치(CPU)로 인터럽트 신호를 제공하며, 상기 시스템버스(2)를 통해 제1, 2롬 램(ROM1-ROM2, RAM1-RAM2)과 연결되는 데이터 버스(D0-D15)의 병렬 데이터가 직렬로 변환하여 입출력하는 직렬 입출력회로(S10)와, 상기 제3, 4스테이트버퍼(ST3,ST4)의 어드레스신호(A1-A15)를 받으며 상기 제1-7래치회로(DTL1-DTL7) 및 직렬 입출력회로(S10)를 통하여 상기 버스 테스트 할 피테스트모듈(1)의 데이터와 상기 제1, 2롬(ROM1,ROM2)에서 리드한 데이터를 일시 저장하는 제1, 2램(RAM1,RAM2)과, 상기 중앙처리장치(CPU)에서 입출력되는 데이터버스(D0-D15)의 데이터와 상기 제1, 2롬 램(ROM1-ROM2,RAM1-RAM2)의 입출력 데이터를 버퍼링하는 제1, 2스테이트버퍼(ST1-ST2)로 구성됨을 특징으로 하는 시스템 버스 테스트 회로.
2. 중앙처리장치를 구비한 시스템의 버스 테스트 방법에 있어서, 상기 중앙처리장치의 제어에 의해 각부를 초기화 하는 제1과정(2a)과, 상기 제1과정의 초기화 과정으로부터 직렬로 입출력되는 데이터의 상태를 테스트 하는 제2과정(2b)과, 상기 직렬로 입출력되는 데이터의 상태를 테스트한 결과 데이터의 상태가 양호한가를 체킹하는 제3과정(2c)과, 상기 제3과정(2c)에서 양호할시 제1테스트 프로그램(I)을 로딩하고 양호하지 않을 겨우 제2테스트프로그램(I)을 로딩하여 중앙처리장치의 운용상태를 테스트 하는 제4과정(2j,2g,2h)과, 상기 제4과정의 (2h)에서 테스트한 중앙처리장치의 운용상태가 양호하지 않을시 중앙처리장치의 운용 에러상태를 디스플레이 하며 에러값이 소정치에 도달되지 못할시 상기 제4과정의 제1프로그램(I)에 따라 중앙처리장치의 테스트를 다시 실행하는 제5과정(2i,2d,2h)과, 상기 제4과정 또는 제5과정의 (2h)에서 중앙처리장치 테스트 결과가 양호할시 롬의 상태를 테스트하며 양호하지 않을시 에러값을 디스플레이 한 후 발생된 에러값을 저장하고 이어 램의 제어상태를 테스트하는 제6과정(2k-2p)과, 상기 제6과정(2k-2p)의 (2n)에서 램을 테스트하여 양호하지 않을시 에러값을 디스플레이하고 이를 저장하며, 양호할시 외부 메모리데이타 및 어드레스와 외부입출력 데이터 및 어드레스 버스를 테스트하는 제7과정(2q-2t)과, 상기 제7과정(2q-2t)에서 테스트한 결과가 양호하지 않을시 에러의 결과를 디스플레이 또는 저장하고 양호할시 발생된 에러 상태를 에러 테이블에 등재한 후 에러 발생 유무를 체킹하며 에러가 있을시 처리를 끝내고 없을시 처리를 완료하는 제8과정(2u-2y)으로 이루어짐을 특징으로 하는 시스템 버스 테스트방법.

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