KR910005610B1 - 가변 다이나믹 디바이더 - Google Patents

Abstract

내용 없음.

Description

가변 다이나믹 디바이더

제1a도와 b도는 각각 종래의 2분주 및 3분주 디바이더.

제2도는 본 발명 디바이더의 블록도.

제3도는 제2도의 상세 회로도.

제4도는 본 발명의 파형도.

* 도면의 주요부분에 대한 부호의 설명

31, 32, 33 : 반전 및 스위칭부 34, 35 : 분주결정부

P₁-P₉: P형 모스 트랜지스터 N₁-N₉: N형 모스 트랜지스터

C₁-C₃: 기생 캐패스턴스

본 발명은 제어신호에 따라 2분주 또는 3분주 회로로서 동작하는 디바이더에 관한 것이다.

종래의 디바이더는 분주되는 출력이 고정되어 있어서 2분주와 3분주의 출력을 필요로하는 회로에서는 각각 2분주 디바이더와 3분주 디바이더를 구성하여야만 하였다.

제1도(A)는 종래의 2분주 디바이더로서 구성된 것이고 (B)는 종래의 3분주 디바이더로서 구성된 회로이다. 즉 상기와 같은 종래의 회로는 그 출력이 고정되어 있을 뿐만 아니라. 구성에 있어서도 많은 트랜지스터를 포함하고 있으므로 반도체 칩 설계시에 칩 사이즈가 커지는 문제점이 있었다.

본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로서, 제어신호에 따라 그 출력이 2분주 또는 3분주 신호로서 출력되도록 가변할 수 있음과 더불어, 회로구성시의 트랜지스터의 개수를 최소화하여 반도체칩 설계시에 칩 사이즈를 줄일 수 있는 디바이더회로를 제공하는 것을 그 목적으로 한다.

이하 첨부도면을 참조하여 본 발명을 상세히 설명한다.

제2도는 본 발명 블록도로서 동일한 클럭펄스를 입력신호로 받아들이는 반전 및 스위칭부(31.32.33)와. 상기 반전 및 스위칭부(31,32)의 출력신호(Q₁,Q₂)를 제어하는 분주결정부(34,35)로서 이루어진다.

상기 반전 및 스위칭부(31,32,33)는 모두 동일한 구성으로서 제4도의 반전 및 스위칭부(31)에 의하여 그 구성을 설명하면, 클럭펄스(CK)를 입력으로 하는 트랜지스터(N₁,P₂)는 공지의 인버터이고 상기 인버터의 전원 및 접지단은 트랜지스터(P₁,N₂)의 스위칭에 의해 전원을 공급하거나 접지되도록 한다.

한편 분주결정부(34,35)는 제어신호(CL)와 프리세트신호(PS)를 입력으로 하여, 분주결정부(34)는 반전 및 스위칭부(31)의 출력신호(Q₁)를 접지레벨과 스위칭시키고 분주결정부(35)는 반전 및 스위칭부(32)의 출력신호(Q₂)를 전원과 스위칭시킨다.

상기 출력신호(Q₁)는 반전 및 스위칭부(32)의 트랜지스터(P₃,N₄)의 제어신호로 인가됨과 동시에 분주결정부(35)의 트랜지스터(P₇)의 제어신호로 인가되고, 상기 출력신호(Q₂)는 반전 및 스위칭부(33)의 트랜지스터(P₅,N₆)를 제어하며, 반전 및 스위칭부(33)의 출력신호(Q₃)는 상기 반전 및 스위칭부(31)의 트랜지스터(P₁,N₂) 및 분주결정부(34)의 트랜지스터(N₇)를 제어하도록 인가된다.

이상과 같은 본 발명 디바이더에서 반전 및 스위칭부(31,32,33)의 트랜지스터(P₁-P₆.N₁-N₆)는 분주출력의 발생을 위한 것이고, 분주결정부(34,35)의 트랜지스터(N₇,N₈,P₇,P₈)는 스위칭 상태에 따라 2분주와 3분주를 결정하여 주며 트랜지스터(P₉,P₉)는 프리세트 신호에 따라 출력신호(Q₁,Q₂)의 초기상태를 결정해 주기 위한 것이다.

또한 제4도에서 트랜지스터(P₁-P₉)는 P형 모스 트랜지스터이고 트랜지스터(N₁,N₉)는 N형 모스 트랜지스터이며 미설명부호C₁-C₃는 실제로 구성된 캐패시터가 아니라 집적회로내에 존재하는 기생 캐패시턴스이다.

상기한 구성을 갖는 본 발명의 동작을 첨부된 제5도의 파형도를 참조하여 3분주 동작(1)-(8)과 2분주동작(9)-(14)으로 나누어 설명한다.

1. 3분자 동작(제어신호가 로우레벨 일 때)

(1) 프리세트신호(PS)가 하이레벨이고 제어신호(CL)가 로우레벨이면 트랜지스터(N₉,P₉)가 온되고 따라서 출력(Q₁)은 트랜지스터(N₉)에 의해 로우레벨로 방전되며, 동시에 출력(Q₂)은 트랜지스터(N₉)에 의해 충전된다. 즉 초기 상태로서 출력(Q₁)은 로우레벨, 출력(Q₂)은 하이레벨을 유지한다. 이때 프리세트 신호가 하이레벨인 구간에서 클럭펄스는 하이레벨로서 유지시키도록 한다.

(2) 프리세트(PS)가 로우레벨로 되면 트랜지스터(N₉,P₉)는 오프상태로 되지만 기생 캐패시턴스(C₁,C₂)에 의해 출력(Q₁,Q₂)은 상기 (1)상태를 유지한다.

(3) 프리세트신호(PS)와 제어신호(CL)가 로우레벨인 상태에서 클럭신호(CK)가 로우레벨로 변하면 트랜지스터(P₁,P₂)가 온되고 트랜지스터(N₁,N₂)는 오프되어 출력(Q₁)은 하이레벨신호로서 출력되고, 이와 동시에 트랜지스터(P₃,P₅,N₃,N₅)가 오프되어 출력 (Q₂,Q₃)은 전 상태인 하이레벨과 로우레벨을 유지한다.

(4) 상기(3) 상태에서 클럭신호(CK)가 하이레벨로 바뀌게 되면 트랜지스터(P₂,N₂,P₃,P₄,P₆,N₆)는 오프되고 트랜지스터(N₃,N₄)는 온되어, 출력(Q₁)은 하이레벨 상태를 유지하고 출력(Q₂)은 로우레벨 상태로 변하며 출력(Q₃)은 로우레벨 상태로 유지하게 된다.

(5) 상기(4) 상태에서 클럭신호(CK)가 로우레벨로 바뀌게 되면 트랜지스터(P₁,N₁,P₃,N₃,N₅,N₆)는 오프되고 트랜지스터(P₅,P₆)는 온되어, 출력(Q₁)은 하이레벨 상태를 유지하고 출력(Q₂)은 로우레벨을 유지하며 출력(Q₃)은 하이레벨 변하게 된다.

(6) 상기(5) 상태에서 다시 클럭신호(CK)가 하이레벨로 되면 트랜지스터(P₁,P₂,P₄,N₄,P₆,N₆)가 오프되고 트랜지스터(N₁,N₂)는 온되어, 출력(Q₁)은 로우레벨로 바뀌게 되고 출력(Q₂)은 로우상태를 유지하며 출력(Q₃)은 하이레벨 상태로 유지한다.

(7) 상기(6) 상태에서 클럭신호(CK)가 로우레벨이 되면 트랜지스터(P₁,N₁,N₃,N₄,P₅,N₅)는 오프되고 트랜지스터(P₃,P₄)는 온되어, 출력(Q₁)은 로우레벨을 유지하고 출력(Q₂)은 하이레벨로 변하며 출력(Q₃)은 하이레벨 상태를 유지한다.

(8) 상기(7) 상태에서 클럭신호(CK)가 하이레벨로 되면 트랜지스터(P₁-P₆)가 오프되고 트랜지스터(N₁-N₆)는 온되어, 출력(Q₁)은 로우레벨을 유지하고 출력(Q₂)은 하이레벨을 유지하며 출력(Q₃)은 로우레벨로 변하게 된다.

이상의(1)-(8)과 같이 제어신호(CL)가 로우레벨이면 반전 및 스위칭부(31,32,33)의 출력단으로부터 3분주되 출력신호를 각각 얻을 수 있다.

(9) 클럭신호(CK)가 로우레벨이고 제어신호(CL)가 로우레벨이면 트랜지스터(P₁-P₆)는 모두 온되고 트랜지스터(N₁-N₆)는 모두 오프되어, 출력(Q₁)은 하이레벨을 유지하고 출력(Q₂)은 로우레벨을 유지하며 출력(Q₃)은 하이레벨이 된다.

이러한 상태에서 제어신호가 하이레벨로 바뀌면서 2분주 동작이 시작된다.

(10) 상기(9)상태에서 클럭신호(CK)가 하이레벨이고 제어신호(CL)가 하이레벨이되면 트랜지스터(P₁-P₆)는 모두 오프되고 트랜지스터(N₁,N₂,N₇,N₈)가 온되어 출력(Q₁)은 로우레벨이 되고, 트랜지스터(N₃,P₈,P₉)가 온되고 프랜지스터(N₄)가 오프되어 출력(Q₂)은 하이레벨이 되며, 트랜지스터(N₅,N₆)가 온되어 출력(Q₃)은 로우레벨이 된다.

(11) 상기(10)상태에서 클럭신호(CK)가 다시 로우레벨로 되면 트랜지스터(P₁-P₆)는 모두 온 상태이고, 트랜지스터(N₁,N₂,N₇)는 오프되고 트랜지스터(N₈)는 온되어, 출력(Q₁)은 하이레벨이 되고, 트랜지스터(N₃,P₇)가 오프되고 트랜지스터(N₄,P₈)가 온되어 출력(Q₂)은 하이레벨을 유지하며, 트랜지스터(N₅,N₆)가 온되어 출력(Q₃)은 로우레벨을 유지한다.

(12) 상기(11)에서 다시 클럭신호(CK)가 하이레벨로 바뀌게 되면 트랜지스터(P₁,N₁,P₈)는 온되고 트랜지스터(P₂,N₂,N₇)는 오프되어 출력(Q₁)은 하이레벨을 유지하고 트랜지스터(P₃,P₄,P₇)는 오프되고 트랜지스터(N₃,N₄,N₈)는 온되어 출력(Q₂)은 로우레벨이 되며 트랜지스터(P₅,N₅)는 온되고 트랜지스터(P₆,P₆)는 오프되어 출력(Q₃)은 로우레벨을 유지한다.

(13) 상기(12)상태에서 클럭신호(CK)가 로우레벨이되면 트랜지스터(P₁,N₁)가 오프되고 트랜지스터(P₂,N₂,N₇,N₈)가 온되어 출력(Q₁)은 로우레벨이되고, 트랜지스터(P₃,P₄,P₇,P₈)가 온되고 트랜지스터(N₃,N₄)가 오프되어 출력(Q₂)은 하이레벨이되고, 트랜지스터(P₅,P₆)가 온되고 트랜지스터(N₅,N₆)가 오프되어 출력(Q₃)은 하이레벨이 된다.

(14) 상기(13)상태에서 클럭이 하이레벨로 되면 트랜지스터(P₁,N₁,N₈)가 온되고 트랜지스터(P₂,N₂,N₇)가 오프되어 출력(Q₁)은 로우레벨을 유지하고, 트랜지스터(N₃,P₃,P₇,P₈)가 온되고 트랜지스터(P₃,P₄)가 오프되어 출력(Q₂)은 하이레벨이되며, 트랜지스터(P₅,P₆)가 오프되고 트랜지스터(N₅,N₆)가 온되어 출력(Q₃)은 로우레벨이 된다.

이하 제어신호(CL)가 게속해서 하이레벨인 상태에서 상기동작의 반복에 의해 반전 및 스위칭부(31,32,33)의 출력단으로부터 2분주된 출력을 각각 얻을 수 있다.

상기한 바와 같이 본 발명 디바이더에 의하면 제어신호(CL)의 상태에 따라 디바이더의 출력신호를 2분주와 3분주 신호로 조정할 수 있으며, 종래의 회로구성보다 간략하게 구성되므로서 집적시에 칩 사이즈를 줄일 수 있는 효과가 있다.

Claims (4)

1. 동일 클럭신호를 입력으로 하는 인버터의 전원공급단과 접지단이 스위칭 절환 가능하도록 구성된 반전 및 스위칭부(31,32,33)의 출력신호(Q₁,Q₂,Q₃)로서 각각 상기 반전 및 스위칭부(32,33,31)의 인버터 전원 공급단과 접지단을 스위칭 제어하도록 페루우프를 구성하고, 상기 반전 및 스위칭부(33)의 출력신호와 제어신호(CL)에 따라 상기 반전 및 스위칭부(31)의 출력신호(Q₁)를 제어하는 분주결정부(34)와, 상기 반전 및 스위칭부(31)의 출력신호와 제어신호(CL)에 따라 상기 반전 및 스위칭부(32)의 출력신호(Q₂)를 제어하는 분주결정부(35)를 구성하는 것을 특징으로하는 가변 다이나믹 디바이더.
2. 제1항에 있어서, 각 반전 및 스위칭부(31,32,33)의 인버터는 전원공급단과 접지단이 서로 배타적으로 온 오프 되도록 구성하는 것을 특징으로하는 가변 다이나믹 디바이더,
3. 제1항에 있어서, 분주결정부(34)는 반전 및 스위칭부(33)의 출력신호(Q₃)와 제어신호(CL)를 조합하여 반전 및 스위칭부(31)의 출력단을 접지시키도록 구성하는 것을 특징으로하는 가변 다이나믹 디바이더.
4. 제1항에 있어서, 분주결정부(35)는 반전 및 스위칭부(31)의 출력신호(Q₁)의 제어신호(CL)를 조합하여 반전 및 스위칭부(32)의 출력단으로 전원을 인가하도록 구성하는 것을 특징으로하는 가변 다이나믹 디바이더.

Images