Claims (1)
동기발생회로, 카메라부(103) 및 CRT(104)와 화상메모리(102) 및 제어부(100)를 구비한 화상처리장치의 문자표시회로에 있어서, 상기 동기발생회로부터 발생된 색주파수(3.58MHZ)를 클럭단(CLK)으로 받아 카운트하여 수평 어드레스신호를 발생하는 제1카운터(CNT1)와, 상기 제1카운터(CNT1)에서 발생하는 수평 마지막 어드레스 신호를 감지하는 수평 어드레스 최종 감지부(HLAD)와, 상기 클럭단(CLK)의 클럭과 상기 동기 발생회로로부터 발생된 수평 드라이브(HD)의 입력신호 및 상기 수평 어드레스 최종 감지부(HLAD)로부터 발생되는 신호로부터 수평 블랭크 타임과 상기 수평 어드레스 리세트 신호를 발생하여 상기 카운터(CNT1)에 인가하는 수평 및 어드레스 리세트회로(A)와, 상기 수평 드라이브단(H.D)의 입력신호를 카운트하여 수직 어드레스 신호를 발생하는 카운터(CNT2)와, 상기 카운터(CNT2)에서 발생하는 수직 어드레스 신호로부터 수직 최종 어드레스신호를 검출하는 수직 최종 어드레스 감지회로(VLAD)와, 합성 블랭크신호단(CBLK)의 입력신호와 수직 드라이브단(V,D)의 입력신호 및 수직 최종 어드레스 감지회로(VLAD)의 감지신호를 받아 수직 블랭크 타임을 발생함과 동시에 상기 수직 어드레스 리세트 신호를 발생하여 상기 카운터(CNT2)로 인가하는 수직 블랭크 타임 및 어드레스 리세트회로(B)와, 상기 카운터(CNT1,CNT2)에서 발생하는 수직/수평 어드레스 신호를 버퍼링하는 버퍼(BUF3)와, 상기 클럭단(CLK)의 클럭에 따라 상기 카운터(DNT1)의 출력을 래치하는 디플립플롭(DF1)와, 상기 클럭단(CLK)의 클럭에 따라 카메라부(103)의 화상신호를 디지털화 하는 A/D변환기(A/D)와, 상기 디플립플롭(DF1)의 출력단(θ)의 출력단에 따라 상기 A/D변환기(A/D)의 출력데이타 버퍼링하는 버퍼(BUF1)와, 상기 디플립플롭(DF1)의 출력에 따라 문자 및 화상데이타단의 데이터를 완충하는 버퍼(BUF2)와, 상기 버퍼(BUF2)의 출력데이타를 아나로그화하여 CRT로 출력하는 D/A 변환기(D/A)로 구성됨을 특징으로 하는 화상표시장치에 있어서, 문자표시회로.In a character display circuit of an image processing apparatus including a synchronization generating circuit, a camera unit 103 and a CRT 104, an image memory 102, and a control unit 100, a color frequency (3.58MHZ) generated from the synchronization generating circuit. ) Is counted to the clock terminal CLK to count the first counter CNT1 to generate the horizontal address signal, and the horizontal address final detector HLAD to detect the horizontal last address signal generated by the first counter CNT1. And a horizontal blank time and the horizontal address reset from a clock of the clock stage CLK, an input signal of the horizontal drive HD generated from the synchronization generating circuit, and a signal generated from the horizontal address final detector HLAD. A horizontal and address reset circuit A for generating a signal and applying it to the counter CNT1, and a counter CNT2 for generating a vertical address signal by counting an input signal of the horizontal drive terminal HD; And a vertical final address detection circuit VLAD for detecting a vertical final address signal from the vertical address signal generated by the counter CNT2, an input signal of the composite blank signal terminal CBLK, and a vertical drive terminal V and D. A vertical blank time and an address reset circuit for generating a vertical blank time by receiving an input signal and a sensing signal of the vertical final address detecting circuit VLAD, and generating and applying the vertical address reset signal to the counter CNT2. B), a buffer BUF3 buffering the vertical / horizontal address signals generated by the counters CNT1 and CNT2, and a deflip to latch the output of the counter DNT1 according to the clock of the clock stage CLK. A flop DF1, an A / D converter A / D for digitizing the image signal of the camera unit 103 in accordance with the clock of the clock stage CLK, and an output terminal θ of the deflop flop DF1. According to the output terminal of the A / D The buffer BUF1 buffering the output data of the ventilation A / D, the buffer BUF2 buffering the data of the character and image data stages according to the output of the flip-flop DF1, and the buffer BUF2. A character display circuit, comprising: a D / A converter (D / A) for outputting output data to a CRT by analogizing output data.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.