KR910002355B1 - Serial data transmitting and receiving circuit between the main system and the keyphone - Google Patents

Serial data transmitting and receiving circuit between the main system and the keyphone Download PDF

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Abstract

The circuit transmits the bidirectional impulse signal generated at falling and rising edges of the serial data. The transmitted signal is detected by hysterisis characteristic of a comparator. When transmitting the data at a latch (IC1) of a main transmitter (100), the DC voltage is cut off by a resistor (R1) and capacitor (C1) to provide the impulse voltage transiently at a first transformer (T1) whose secondary node (D) generates the reverse emf sending to a second transformer (T'11) of a sub keyphone. The received signal is compared at on OP amplifier (IC'4) operating as a comparator with its voltage hysterisis. The output of the OP amplifier is provided to a microprocessor (10) by adjusting the voltage with resistors (R'14-15).

Description

주장치와 키폰전화기간의 직렬 데이타 송수신 전달회로Serial data transmission and reception circuit between main device and key phone

제1도는 본 발명에 따른 회로도.1 is a circuit diagram according to the present invention.

제2도는 본 발명에 따른 동작 타이밍도.2 is an operation timing diagram according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

R1-R5,R'11-R'18 : 저항 C1,C'11 : 캐패시터R1-R5, R'11-R'18: Resistor C1, C'11: Capacitor

T1,T'11 : 트랜스포머 IC1 : 래치회로T1, T'11: Transformer IC1: Latch Circuit

IC2 : 버퍼회로 IC3,IC'4I,C'5 : 연산 증폭기IC2: buffer circuit IC3, IC'4I, C'5: operational amplifier

10 : 마이크로 프로세서10: microprocessor

본 발명은 시스템간의 데이타 송수신 전달 회로에 관한 것으로서, 특히 직렬 데이타의 하강(Falling) 및 상승(Rising)에지에서 양방향 임펄스를 발생시켜 신호를 전송하고 상기 전송 신호를 비교에 의한 히스테리시스 특성을 이용하여 검출할 수 있도록 하는 주장치와 키폰전화기 간의 직렬 데이타 송수신 회로에 관한 것이다.The present invention relates to a system for transmitting and receiving data between systems, and in particular, generates signals by generating bidirectional impulses at falling and rising edges of serial data, and detects the transmitted signals using hysteresis characteristics by comparison. The present invention relates to a serial data transmission and reception circuit between a main device and a key phone telephone.

일반적으로 2선식 직렬 데이타 통신 및 전력 전달회로에 있어서, 전력 전달선을 통하여 2진 데이타를 송수신할 수 있는 회로가 많이 실용화되어 가고 있다.2. Description of the Related Art [0002] In general, two-wire serial data communication and power transmission circuits have been put into practical use for circuits capable of transmitting and receiving binary data through power transmission lines.

종래의 상기 기능을 가지는 키폰 주장치와 키폰 전화기에 있어 교신되는 신호가 캐리어를 이용한 방식일 경우(특허출원 공고번호 제86-2086) 변복조를 위해 복잡한 회로로 구성하여야만 가능하였다. 이로 인하여 시스템의 원가상승의 문제점이 있었으며, 루우프에 따라 복조 신호의 폭이 변하게 되는 결점이 있었다.In the case where a signal communicated with a key phone main device having a function as described above and a key phone is a carrier-based method (Patent Application No. 86-2086), it was possible to construct a complex circuit for modulation and demodulation. Due to this, there was a problem of cost increase of the system, and there was a drawback that the width of the demodulation signal changed according to the loop.

따라서 본 발명의 목적은 송수신 데이타의 하강 및 상승에지에서 양방향 임펄스 파형을 발생시켜 신호를 전송하고 히스테리시스 특성을 이용하여 쌍방의 데이타를 에러없이 정확하게 전달 할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of transmitting a signal by generating a bidirectional impulse waveform at the falling and rising edges of transmission and reception data, and using the hysteresis characteristic to accurately transfer both data without errors.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 회로도로서, R1,R5,R'11-R'18은 저항, C1,C'11은 캐패시터, T1,T'11은 트랜스포머, IC1는 래치회로, IC2는 버퍼회로, IC3,IC'4,IC'5는 연산증폭기, 10은 마이크로프로세서이다. 상기 래치회로(IC1)로부터 저항(R1)과 캐패시터(C1)을 직결하여 제1트랜스포머(T1)에 연결하고, 상기 트랜스포머(T1)의 입력노드(B)에 연산증폭기(IC3)의 반전단(-)을 연결하며, 상기 연산증폭기(IC3)의 비반전단(+)에 저항(R2,R3)을 연결하여 상기 입력노드(B)의 신호 레벨과 비교하도록 하고, 상기 연산증폭기(IC3)의 출력단에 저항(R4)을 연결한 후 노드(F)에 연결하며, 상기 노드(F)에 저항(R5)을 접속하여 접지시키며, 상기 노드(F)에 버퍼회로(IC2)를 연결한 부분이 키폰 주장치 송수신부(100)이고, 상기 키폰 주장치 송수신부(100)의 상기 제1트랜스포머(T1)의 2차측으로부터 데이타 전달라인 (L1,L2)을 통해 제2트랜스포머(T'11)의 2차측을 연결하며, 상기 제2트랜스포머(T'11)의 1차측 노드(B')를 연산증폭기(IC'4)의 반전단(-)에 접속하고, 상기 연산증폭기(IC'4)의 비반전단(+)에 저항(R'12,R'13)을 연결하며, 상기 노드(B')의 입력신호를 비교하도록 하고, 상기 연산증폭기(IC'4)의 출력단에 저항(R'14)을 연결하여 노드(F')를 통해 마이크로프로세서(10)의 입력단에 연결하며, 상기 노드(F')에 저항(R'15)을 연결 접지시키고, 상기 제2트랜스포머(T'11)의 노드(B')에 캐패시터(C'11)와 저항 (R'11)을 직결한 후 연산증폭기(IC'5)의 출력단에 연결하고, 상기 연산증폭기(IC'5)의 비반전단(+)에 저항(R'16)을 통해 마이크로프로세서(10)의 출력단과 연결되며, 상기 연산증폭기(IC'5)의 반전단(-)에는 저항(R'17,R'18)에 의한 분압전압이 인가되도록 구성된 부분이 키폰전화기 송수신부(200)이다.1 is a circuit diagram according to the present invention, in which R1, R5, R'11-R'18 is a resistor, C1, C'11 is a capacitor, T1, T'11 is a transformer, IC1 is a latch circuit, IC2 is a buffer circuit, IC3, IC'4 and IC'5 are op amps and 10 is a microprocessor. The resistor R1 and the capacitor C1 are directly connected to the first transformer T1 from the latch circuit IC1, and the inverting terminal of the operational amplifier IC3 is connected to the input node B of the transformer T1. -), And connect the resistors (R2, R3) to the non-inverting terminal (+) of the operational amplifier (IC3) to compare with the signal level of the input node (B), the output terminal of the operational amplifier (IC3) The resistor R4 is connected to the node F and then connected to the node F. The resistor R5 is connected to the node F and grounded. The portion of the buffer circuit IC2 connected to the node F is the keyphone. A main unit transceiver 100, and a secondary side of the second transformer T'11 from the secondary side of the first transformer T1 of the key phone main transceiver unit 100 via the data transfer lines L1 and L2. Connect the primary node B 'of the second transformer T'11 to the inverting terminal (-) of the operational amplifier IC'4 and connect the non-inverting terminal of the operational amplifier IC'4 Me on +) (R'12, R'13) are connected, the input signal of the node (B ') is compared, and the resistor (R'14) is connected to the output terminal of the operational amplifier (IC'4) node (F). ') Is connected to the input terminal of the microprocessor 10, a resistor R'15 is connected to the node F' and grounded, and a capacitor is connected to the node B 'of the second transformer T'11. (C'11) and the resistor (R'11) are connected directly to the output terminal of the operational amplifier (IC'5), the resistance (R'16) to the non-inverting terminal (+) of the operational amplifier (IC'5) Is connected to the output terminal of the microprocessor 10 through, the inverting terminal (-) of the operational amplifier (IC '5) is configured to apply the divided voltage by the resistor (R'17, R'18) key phone telephone Transceiver 200.

제2도는 본 발명에 따른 동작 파형도로서, (2a)파형은 상기 래치회로(IC1)와 연산증폭기(IC'5)의 출력인 송출데이타예이고, (2b)파형은 제1,2트랜스포머(T1,T'11)의 노드(B,B')에서 발생된 송수신 데이타예이며, (2C)파형은 연산증폭기(IC3,IC'4)의 출력신호이고, (2d)파형은 상기 제1, 2트랜스포머(T1,T'11)의 노드(D,D')의 상태파형으로 전달 라인 (L1,L2)을 따라 전송되는 신호를 도시한 예이다.2 is an operation waveform diagram according to the present invention, where waveform (2a) is an example of transmission data output from the latch circuit IC1 and the operational amplifier IC'5, and waveform (2b) is the first and second transformers. Examples of transmission and reception data generated at nodes B and B 'of T1 and T'11, waveform (2C) is an output signal of operational amplifiers IC3 and IC'4, and waveform (2d) is the first, 2 shows an example of a signal transmitted along transmission lines L1 and L2 in the state waveforms of nodes D and D 'of two transformers T1 and T'11.

이하 본 발명의 구체적 일실시예를 제1,2도를 참조하여 상세히 설명하면, 키폰 주장치 데이타 송수신부(100)의 래치회로(IC1)에서 제2도(2a)와 같은 데이타를 송출하면, 전류제어용 저항(R1)과 직류전류차단용 캐패시터(C1)을 통해 직류 전압을 차단시키고, 일시적(Transient)으로 데이타 레벨이 "0"에서 "1" 또는, "1"에서"0"으로 바꾸는 부분(Edge)에서 임펄스가 발생한다. 즉 상기 래치회로(IC1)에서 출력되는 데이타 펄스의 수 nS의 하강타임(Falling time)과, 상승시간(Rising Time) 때문에 제1 트랜스포머(T1)의 인턱턴스(L)에 의해 임펄스 전압 파형이 발생된다. 이때 발생되는 전압 파형은 제2도의 (2b)와 같다. 상기파형은 상기 제 1트랜스포머(T1)의 2차측 노드(D)에서는 역기전력이 발생되어 실제 선로상에는 (2d)와 같이 실리게 된다. 이것은 키폰전화기 송수신부(200)내의 제2트랜스포머(T'11)의 1차측인 노드(D')에서는 (2d)와 같은 파형이 나타난다. 이것이 비교기인 연산증폭기(IC'4)의 반전단자(-)에 연결되어 있으므로 상기 연산증폭기(IC'4)는 히스테리시스(Hysterisis) 전압

Figure kpo00001
를 갖는 비교기 역할을 하게되어, 이때 연산증폭기(IC4)의 출력은 키폰 주장치 송수신부(100)에서 송출된 데이타의 반전된 상태가(2c)와 같이 되며, 상기 키폰전화기 송수신부(200)내의 마이크로프로세서(10)의 입력에 알맞은 전압으로 조정하기 위해 저항(R'14)와 (R'15)에 사용되며, 이때의 전압은
Figure kpo00002
가 된다.Hereinafter, a specific embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2, when the data such as that shown in FIG. 2a is transmitted from the latch circuit IC1 of the key phone main device data transmission / reception unit 100, a current is generated. Blocking the DC voltage through the control resistor R1 and the DC current blocking capacitor C1, and temporarily changing the data level from "0" to "1" or "1" to "0" ( Impulse occurs at the edge). That is, an impulse voltage waveform is generated due to the falling time of the number nS of data pulses output from the latch circuit IC1 and the inductance L of the first transformer T1 due to the rising time. do. The voltage waveform generated at this time is shown in FIG. 2B. The waveform has a counter electromotive force generated at the secondary node D of the first transformer T1 and is loaded on the actual line as shown by (2d). This waveform is shown as (2d) at the node D 'which is the primary side of the second transformer T'11 in the key-phone telephone transceiver 200. Since this is connected to the inverting terminal (-) of the operational amplifier IC'4, which is a comparator, the operational amplifier IC'4 has a hysteresis voltage.
Figure kpo00001
In this case, the output of the operational amplifier (IC4) is the inverted state of the data transmitted from the key phone main transceiver unit 100 is equal to (2c), the micro phone in the key phone transceiver unit 200 Used for resistors R'14 and R'15 to adjust the voltage to the input of the processor 10, where the voltage is
Figure kpo00002
Becomes

반대로 키폰전화기 송수신부(200)에서 데이타를 송출할 경우 마이크로프로세서(10)에서 (2a)의 파형이 송출되면 노드(B')에서는 상기에서와 같이 제2트랜스포머(T'11)의 인턱턴스에 의해 (2b)와 같은 임펄스전압 파형으로 발생되고, 노드(D')에서는 (2d)와 같은 신호로 유기되어 전달라인(L1,L2) 따라 키폰 주장치송수신부(100)로 전달된다. 상기 전달된 데이타는 노드(B)에서는 (2b)와 같은 파형이 되어 연산증폭기(IC3)의 반전단자(-)에 입력하게 된다. 상기 연산증폭기(IC3)는

Figure kpo00003
의 히스테리시스를 가지면서 비교기 역할을 하게 되며, 버퍼회로(IC2)의 입력레벨에 알맞도록 저항(R4,R5)를 조정하는데, 노드(F)의
Figure kpo00004
가된다.On the contrary, when the data is transmitted from the key phone telephone transceiver 200, if the waveform of (2a) is transmitted from the microprocessor 10, the node B 'is applied to the inductance of the second transformer T'11 as described above. By the impulse voltage waveform as shown in (2b), and the node (D ') is generated as a signal such as (2d) and is delivered to the key phone main transmission and reception unit 100 along the transmission lines (L 1 , L 2 ). The transmitted data becomes a waveform such as (2b) at the node B, and is input to the inverting terminal (-) of the operational amplifier IC3. The operational amplifier IC3 is
Figure kpo00003
It acts as a comparator with hysteresis of and adjusts resistors R4 and R5 to suit the input level of buffer circuit IC2.
Figure kpo00004
Become

여기서 상기 VI는 버퍼회로(IC2)의 입력전압이고, Vo는 연산증폭기(IC3) 출력으로 임펄스의 레벨은 상기저항(R1,R'11)에 의해 조정되어지며, 양방향 임펄스가 직류형으로 변환되므로 한 개의 임펄스가 발생된후 동일 방향으로 노이즈가 발생된다던지 또는 양방향으로 노이즈가 발생되더라도 연산증폭기(IC3,IC'4)의 히스테리시스 조정에 따라 정상 데이타로 변환되지 않도록 노이즈에 대해 강하게 된다. 그러면 상호 데이타 송수신 신호 전달 방식을 보면 전원이 인가된 후 키폰 주장치 송수신부(100)내의 프로세서가 키폰 전화기 송수신부(200) 수신단을 정상상태(High)로 만들기 위해 래치회로(IC1)을 통해 상태 초기화 비트(High)를 송출하고 난후 다시 송출시작 비트(Start bit) 메시지, 그리고 송출 완료 비트 (Stop bit)를 보내면 키폰전화기 송수신부(200)의 마이크로프로세서(10)는 정해진 검출방식(Scan)에 따라 메세지를 받는다. 이때 버퍼회로(IC2)는 수신 버퍼로서 동작하지 않는다. 상기 래치회로(IC1)의 송신이 끝나면 버퍼회로(IC2)는 프로세스 제어에 의해 동작 모드로 전환되며, 키폰전화기 송수신부(200)의 프로세서에서 송출 시작 비트(Start bit) 데이타, 메세지 그리고 송출완료 비트(Stop bit)를 보내면 정해진 스켄방식에 의해 메시지를 받는다. 이 수행과정이 1프레임이며, 지속적으로 이러한 과정을 반복하게 된다. 이때 캐패시터(C1 및 C'11)는 하이레벨에서 불필요한 직류전류 흐름을 방지하여 드라이버단의 출력을 보호하고자 한다.Where V I is the input voltage of the buffer circuit IC2, V o is the output of the operational amplifier IC3, and the level of the impulse is adjusted by the resistors R1 and R'11. Therefore, even if noise is generated in one direction or in both directions after one impulse is generated, the signal is strong against noise so as not to be converted into normal data according to hysteresis adjustment of the operational amplifiers IC3 and IC'4. Then, in the mutual data transmission and reception signal transmission method, after the power is applied, the processor in the key phone main transceiver unit 100 initializes the state through the latch circuit IC1 in order to make the receiver terminal of the key phone telephone transceiver 200 high. After sending the bit High and sending the start bit message and the stop bit again, the microprocessor 10 of the key-phone telephone transmitter / receiver 200 transmits the bit according to a predetermined scan method. Receive a message. At this time, the buffer circuit IC2 does not operate as a reception buffer. After the transmission of the latch circuit IC1 is completed, the buffer circuit IC2 is switched to the operation mode under process control, and the start bit data, the message, and the transmission completion bit are transmitted from the processor of the key-phone telephone transceiver 200. Sending a (Stop bit) will receive the message according to the specified scan method. This process is one frame, and the process is repeated repeatedly. At this time, the capacitors C1 and C'11 attempt to protect the output of the driver stage by preventing unnecessary DC current flow at the high level.

상술한 바와 같이 직류 데이타의 하강 및 상승에지에서의 양방향 임펄스 발생방법 및 신호 전송방식과 히스테리시스 특성을 이용한 임펄스를 직류 데이타로 변환하는 방식에 의해 시스템의 신뢰성이 향상되고 노이즈에 강하며 부품수량 감소로 원가절감 및 공정단순화로 생산성이 향상되는 이점이 있다.As described above, the bidirectional impulse generation method at the falling and rising edge of the DC data, the signal transmission method, and the method of converting the impulse to the DC data using the hysteresis characteristics improve the reliability of the system, resist noise, and reduce the number of parts. Productivity is improved by cost reduction and process simplicity.

Claims (1)

키폰 주장치 송수신부(100)와 키폰 전화기 송신부(200)간의 직렬 데이타 송수신 전달회로에 있어서, 상기 래치회로(IC1)로부터 저항(R1)과 캐패시터(C1)을 직결하여 제1트랜스포머(T1)에 연결하고, 상기 트랜스포머(T1)의 입력노드(B)에 연산증폭기(IC3)의 반전단(-)을 연결하며, 상기 연산증폭기(IC3)의 비반전단(+)에 저항(R2,R3)을 연결하여 상기 입력노드(B)의 신호 레벨과 비교하도록 하고, 상기 연산증폭기(IC3)의 출력단에 저항(R4)을 연결한 후 노드(F)에 연결하며, 상기 노드(F)에 저항(R5)을 접속하여 접지시키며, 상기 노드(F)에 버퍼회로(IC2)를 연결하고, 상기 키폰 주장치 송수신부(100)의 상기 제1트랜스포머(T1)의 2차측으로부터 데이타 전달라인(L1,L2)을 통해 제2트랜스포머 (T'11)의 2차측을 연결하며, 상기 제2트랜스포머(T'11)의 1차측 노드(B')를 연산증폭기(IC4)의 반전단(-)에 접속하고, 상기 연산증폭기(IC'4)의 비반전단(+)에 저항 (R'12,R'13)을 연결하여 상기 노드(B')의 입력신호를 비교하도록 하고, 상기 연산증폭기(IC'4)의 출력단에 저항(R'14)을 연결하여 노드(F')를 통해 마이크로프로세서 (10)의 입력단에 연결하며, 상기 노드(F')에 저항(R'15)을 연결 접지시키고, 상기 제2트랜스포머(T'11)의 노드(B')에 캐패시터(C'11)와 저항(R'11)을 직결한 후 연산증폭기(IC'5)의 출력단에 연결하고, 상기 연산증폭기(IC'5)의 비반전단(+)에 저항(R'16)을 통해 마이크로프로세서(10)의 출력단과 연결되며, 상기 연산증폭기(IC'5)의 반전단(-)에는저항(R'17,R'18)에 의한 분압전압이 인가되도록 송수신부(200)로 구성됨을 특징으로 하는 주장치와 키폰전화기간의 직렬 데이타 송수신 전달회로.In the serial data transmission and reception circuit between the key phone main device transceiver 100 and the key phone telephone transmitter 200, a resistor R1 and a capacitor C1 are directly connected to the first transformer T1 from the latch circuit IC1. The inverting terminal (-) of the operational amplifier IC3 is connected to the input node B of the transformer T1, and the resistors R2 and R3 are connected to the non-inverting terminal + of the operational amplifier IC3. To compare the signal level of the input node B, connect the resistor R4 to the output terminal of the operational amplifier IC3, and then connect the node F to the node F, and the resistor R5 to the node F. And a ground circuit, a buffer circuit IC2 is connected to the node F, and the data transfer lines L1 and L2 are connected from the secondary side of the first transformer T1 of the key phone main transceiver unit 100. The secondary side of the second transformer T'11 is connected to each other, and the primary node B 'of the second transformer T'11 is connected to the half of the operational amplifier IC4. A resistor (R'12, R'13) is connected to a non-inverting terminal (+) of the operational amplifier (IC'4) to compare the input signal of the node (B '), and The resistor R'14 is connected to the output terminal of the operational amplifier IC'4 and connected to the input terminal of the microprocessor 10 through the node F ', and the resistor R'15 is connected to the node F'. ) Is grounded, and a capacitor C'11 and a resistor R'11 are directly connected to a node B 'of the second transformer T'11 and then connected to an output terminal of the operational amplifier IC'5. The non-inverting terminal (+) of the operational amplifier IC'5 is connected to the output terminal of the microprocessor 10 through the resistor R'16, and the inverting terminal (-) of the operational amplifier IC'5. And a transmitter / receiver 200 for applying divided voltages by resistors R'17 and R'18.
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