Claims (1)
T1전송로드의 신호 처리호로에 있어서, 공통/개별모드 데이타와 공통선 신호처리 데이타 및 개별신호 데이타를 억세스하여 신호처리하는 프로세서부(12)와, 2,048Mbps 전송속도의 직렬 버스의 데이타를 송수신하는 스위칭부(14)와, 상기 스위칭부(14)의 송신 직렬 버스에 입력 및 출력포트가 접속되며 개별신호처리 데이타 및 그 데이타를 입력하여 상기 개별신호처리 데이타를 상기 스위칭부(14)로부터 입력되는 각 채널 데이타에 삽입하여 T1 전송선로에 전송하며 상태 데이타(채널별신호)를 출력하는 전송인터페이스부(18)와, 상기 프로세서부(12)와 상기 전송인터페이스부(18)의 제어 데이타 입출력 단자사이에 접속되어 상기 프로세서부(12)의 제어에 의해 전송 인터페이싱부(18)의 동작모드를 제어하고 채널별 개별신호를 직병렬/병직렬 인터페이싱하는 개별신호 처리부(20)와, 상기 스위칭부(14)의 송신버스와 전송인터페이신부(18)의 입력단자사이에 접속되어 공통선신호 채널제어신호에 의해 스위칭되어 통신신호를 형성하는 3-상버퍼(10)와, 상기 프로세서(12)의 공통/개별 모드 데이타를 래치 출력하는 래치(22)와, 시스템의 프레임 동기 FS와 클럭을 입력하며 상기 클럭을 카운트하여 공통 채널을 디렉트하여 검출신호를 출력하는 채널카운터부(24)와, 상기 채널카운터부(24)와 래치(22)로부터 출력되는 신호는 논리곱게이팅하여 상기 3-상버퍼(16)를 제어하는 게이트(26)와 상기 프로세서부(12)의 제어에 의해 공통선 신호처리 데이타를 상기 3-상 버퍼(16)가 디스에이블 구간동안 공통채널에 실어 전송하고 입력되는 공통선신호처리부(28)로 구성됨을 특징으로 하는 T1 전송선로의 신호 처리회로.In the signal processing channel of the T1 transmission load, a processor unit 12 which accesses and processes common / individual mode data, common line signal processing data, and individual signal data, and transmits and receives data on a serial bus at a 2,048 Mbps transmission rate. An input and an output port are connected to a switching unit 14 and a transmission serial bus of the switching unit 14 to input individual signal processing data and the data to input the individual signal processing data from the switching unit 14. Between the transmission interface unit 18 inserted into each channel data and transmitted to the T1 transmission line and outputting status data (channel-specific signals), and between the control unit 12 and the control data input / output terminals of the processor interface unit 18. Connected to control the operation mode of the transmission interface unit 18 under the control of the processor unit 12, and individual to serial-parallel / parallel-parallel interfacing individual signals for each channel A three-phase buffer connected between the call processing unit 20 and the transmission bus of the switching unit 14 and the input terminal of the transmission interface unit 18 and switched by a common line signal channel control signal to form a communication signal ( 10), a latch 22 for latching out common / individual mode data of the processor 12, a frame synchronous FS and a clock of the system are input, the clock is counted, and a common channel is directed to output a detection signal. A gate 26 and the processor unit 12 controlling the three-phase buffer 16 by performing a logical multiplication on the channel counter unit 24 and the signals output from the channel counter unit 24 and the latch 22. Signal of the T1 transmission line, characterized in that the three-phase buffer 16 comprises a common line signal processing unit 28 which transmits and inputs common line signal processing data to the common channel during the disable period. Processing circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.