Claims (4)
BCH 부호의 복호회로에 있어서, 클럭에 의해 수신된 정보비트를 받아 연산을하여 오증을 구하는 오증연산부(22)와, 클럭을 받아 카운트하여 래치클럭을 발생하는 카운터부(23)와, 상기 래치클럭에 의해 상기 지연부(21)의 출력을 래치하는 제1데이터 래치부(24)와, 상기 오증연산부(22)에서 발생된 n비트와 상기 지연부(21)에 수신된 정보n비트를 비교하는 오증데이트 비교부(25)와, 상기 오증데이터 비교부(25)의 비교에 따라 차이가 발생된 데이터를 어드레스로 사용하는 기억장치 수단과, 상기 기억장치 수단에서 발생된 신호를 디코딩하여 오차의 위치를 확인하는 제1오차 검출부(28)와, 상기 제1오차 검출부(28)와 상기 제1데이터 래치부(24)에 발생된 데이터를 비교하여 오차를 정정하는 오차정정부(26)와, 상기 래치클럭에 의해 상기 오차정정부(26)의 출력신호를 래치하는 제2데이터 래치부(27)와, 상기 기억 장치 수단으로부터 3혹은 4중오차가 발생하였을 경우 정정 불능이라는 정보를 알려주는 제2오차 검출부(31)로 구성함을 특징으로 하는 회로.In the decoding circuit of the BCH code, a misoperation unit 22 that calculates a miscalculation by receiving an information bit received by a clock, a counter unit 23 that receives a clock and counts it to generate a latch clock, and the latch clock. By comparing the first data latch unit 24 latching the output of the delay unit 21 with the n bits generated by the miscalculation unit 22 and the information n bits received by the delay unit 21. Storage means for using the data having a difference according to the comparison of the positive data comparison section 25 and the negative data comparison section 25 as an address, and the position of the error by decoding the signal generated by the storage means. A first error detection unit 28 for confirming the error, an error correction unit 26 for comparing the data generated in the first error detection unit 28 and the first data latch unit 24, and correcting the error; The latch clock outputs the output signal of the error correcting section 26. And a second error detection section (31) for informing information that the second data latch section (27) is latched and information that cannot be corrected when a triple or quadruple error occurs from the storage means.
제1항에 있어서, 오증연산부(22)가 신호수신열을 생성다항식 G(X)=x10+X9+x8+x6+x5+x3+1로 오증을 구함을 특징으로 하는 BCH부호의 복호회로.The method according to claim 1, wherein the miscalculation unit 22 generates a signal receiving sequence and calculates misrepresentation by the polynomial G (X) = x 10 + X 9 + x 8 + x 6 + x 5 + x 3 +1. Decoding circuit of BCH code.
제항에 있어서, 기억장치 수단이 1증오차에 관련된 데이터들을 기억하는 제1기억 장치부(29)와, 2중오차에 관련되 데이터들을 기억하는 제2기억 장치부(30)로 구성함을 특징으로 하는 BCN부호의 복호회로.A storage device according to claim 1, characterized in that the storage means comprises a first storage unit (29) for storing data related to one hatch error, and a second storage unit (30) for storing data related to double errors. Decoding circuit of BCN code.
제3항에 있어서, 오차정정부(26)가 2중오차까지 정정함을 특징으로 하는 BCH 부호의 복회회로.4. The repetition circuit of claim 3, wherein the error correction unit (26) corrects up to a double error.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.