JPH0457252B2 - - Google Patents
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- JPH0457252B2 JPH0457252B2 JP61088038A JP8803886A JPH0457252B2 JP H0457252 B2 JPH0457252 B2 JP H0457252B2 JP 61088038 A JP61088038 A JP 61088038A JP 8803886 A JP8803886 A JP 8803886A JP H0457252 B2 JPH0457252 B2 JP H0457252B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はBCH符号の復号装置に関し、さらに
詳言すればBCH（ｎ−１）重誤り訂正・(n)重誤り
検出符号に対する(n)重誤り検出能力を高めた
BCH符号誤り復号装置に関する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a BCH code decoding device, and more specifically, to a BCH (n-1) multiple error correction/(n) multiple error detection code. Increased ability to detect heavy errors
This invention relates to a BCH code error decoding device.
（発明の背景）
従来のBCH（ｎ−１）重誤り訂正・(n)重誤り検
出符号の復号装置として、たとえば索表を用いて
復号するものが知られている。従来の復号装置で
は、BCH（ｎ−１）重誤り訂正・(n)重誤り検出符
号をシンドローム計算回路に供給してシンドロー
ムを計算し、一方、訂正可能な誤りに対する正規
化誤り位置データを計算シンドロームに対応して
ROMに記憶させておき、計算シンドロームを
ROMにアドレスデータとして供給し、ROMか
ら読み出した正規化誤り位置データをデコードし
て、誤り訂正、誤り検出を行なつている。(Background of the Invention) As a conventional BCH (n-1) multiple error correction/(n) multiple error detection code decoding device, one that decodes using, for example, a lookup table is known. In conventional decoding devices, the BCH (n-1) multiple error correction/(n) multiple error detection code is supplied to the syndrome calculation circuit to calculate the syndrome, and on the other hand, normalized error position data for correctable errors is calculated. In response to the syndrome
Store it in ROM to avoid calculation syndrome.
It supplies address data to the ROM and decodes the normalized error position data read from the ROM to perform error correction and error detection.
しかし、従来のBCH（ｎ−１）重誤り訂正・(n)
重誤り検出符号の復号装置においては、(n)重誤り
を（ｎ−１）重誤りとして誤訂正する場合を考慮
せず、(n)重誤りを（ｎ−１）重誤りとする場合を
も含めて訂正することに重点が置かれていた。こ
のため誤訂正を検出できない問題点があつた。 However, the conventional BCH (n-1) heavy error correction/(n)
A decoding device for a multiple error detection code does not consider the case where (n) multiple errors are corrected as (n-1) multiple errors, but instead considers the case where (n) multiple errors are treated as (n-1) multiple errors. Emphasis was placed on making corrections. For this reason, there was a problem that incorrect corrections could not be detected.
本発明は上記問題点を解消し、誤訂正を検出可
能にし、誤訂正時に訂正された出力データを補正
するBCH符号の復号装置を提供することを目的
とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a BCH code decoding device that solves the above problems, makes it possible to detect erroneous corrections, and corrects output data corrected at the time of erroneous corrections.
（発明の構成）
本発明は、検索によるBCH符号の復号装置に
おいて、（ｎ−１）ビツトまでの誤り訂正可能な
復号手段と、前記復号手段からの出力符号系列を
前記復号手段におけるシンドローム演算時の既約
多項式より高次の既約多項式によつてシンドロー
ム演算するシンドローム演算手段と、前記復号手
段からの出力符号系列から単一パリテイ計算を行
う単一パリテイ計算手段と、前記シンドローム演
算手段による演算シンドロームが零以外のときの
出力および前記単一パリテイ計算手段によるパリ
テイ計算でエラーとなつたときの前記単一パリテ
イ計算手段からの出力を少なくとも入力とする論
理和演算手段と、前記論理和演算手段から出力が
発生しないときは前記復号手段からの出力符号系
列をそのまま出力し、かつ前記論理和手段から出
力が発生したときは前記復号手段からの出力符号
系列を前値補正もしくは中間値補正して出力する
補正回路とを備え、前記復号手段にｎビツトまで
の誤り訂正可能なBCH符号系列を供給するよう
にした。(Structure of the Invention) The present invention provides a BCH code decoding device using search, which includes a decoding means capable of correcting errors up to (n-1) bits, and an output code sequence from the decoding means during syndrome calculation in the decoding means. syndrome calculation means for performing a syndrome calculation using an irreducible polynomial of higher order than the irreducible polynomial of , single parity calculation means for performing a single parity calculation from the output code sequence from the decoding means, and calculation by the syndrome calculation means. a logical sum operation means which receives as input at least an output when the syndrome is other than zero and an output from the single parity calculation means when an error occurs in the parity calculation by the single parity calculation means; and the logical sum calculation means When no output is generated from the decoding means, the output code sequence from the decoding means is output as is, and when an output is generated from the disjunction means, the output code sequence from the decoding means is corrected by a previous value or an intermediate value. and a correction circuit for outputting a BCH code sequence capable of correcting errors up to n bits to the decoding means.
（作用）
したがつて、前記復号手段による誤り訂正にお
いて、前記復号手段からの出力符号系列はより高
次の既約多項式によりシンドローム演算されると
ともに単一パリテイ計算がなされる。この結果、
上記復号手段により(n)重誤りを（ｎ−１）重誤り
として誤つて訂正する誤訂正がなされたときは前
記シンドローム演算の結果が零とならず、または
単一パリテイ計算の結果エラーとなつて、誤訂正
がされたことが論理和演算回路によつて検出され
る。論理和演算手段からのこの検出出力を受けて
補正回路は復号手段からの出力符号系列を前値補
正もしくは中間値補正して出力される。誤訂正が
なされていないときは前記シンドローム演算の結
果が零とならず、かつ前記単一パリテイ計算の結
果エラーとならず論理和演算手段からは出力が発
生せず、前記復号手段からの出力符号系列がその
まま出力される。(Operation) Therefore, in error correction by the decoding means, the output code sequence from the decoding means is subjected to a syndrome operation using a higher-order irreducible polynomial and a single parity calculation. As a result,
If the decoding means makes an error correction in which (n) multiple errors are mistakenly corrected as (n-1) multiple errors, the result of the syndrome operation will not be zero, or the single parity calculation will result in an error. Then, the OR circuit detects that an erroneous correction has been made. In response to this detection output from the OR calculation means, the correction circuit performs front value correction or intermediate value correction on the output code sequence from the decoding means and outputs the resultant code series. When no error correction is made, the result of the syndrome operation is not zero, and the single parity calculation does not result in an error, so no output is generated from the OR operation means, and the output code from the decoding means is The series is output as is.
（発明の実施例） 以下、本発明を実施例により説明する。(Example of the invention) The present invention will be explained below using examples.
第１図は本発明の一実施例の構成を示すブロツ
ク図である。 FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention.
αを根としてもつ原始多項式f1(x)、α3と根とし
てもつ既約多項式f3(x)、α5を根としてもつ既約多
項式f5(x)とからなる生成多項式（Ｔ(x)＝（ｘ＋
１）・f1(x)・f3(x)・f5(x)により生成されたTEC−
BCH符号の送信信号系列を受信した受信信号系
列（以下、入力データと記す）を原始多項式f1(x)
および既約多項式f3(x)によりシンドローム演算す
るシンドローム演算回路１に供給して、シンドロ
ームSaを演算する。シンドロームSaは、訂正可能
な誤りに対する正規化誤り位置データをシンドロ
ームSaに対応して記憶させてあるROM2にアドレ
スデータとして供給し、ROM2から正規化された
誤り位置データを読み出し、デコーダ３に供給す
る。 A generator polynomial ( T ( x)=(x+
1) TEC− generated by f 1 (x), f 3 (x), f 5 (x)
The received signal sequence (hereinafter referred to as input data) obtained by receiving the transmitted signal sequence of the BCH code is expressed as a primitive polynomial f 1 (x)
and the irreducible polynomial f 3 (x) is supplied to the syndrome calculation circuit 1 which calculates the syndrome, thereby calculating the syndrome S a . Syndrome S a supplies normalized error position data for correctable errors as address data to ROM 2 stored in correspondence with syndrome S a , reads the normalized error position data from ROM 2 , and sends it to the decoder. Supply to 3.
ROM２から読み出され、正規化された誤り位
置データはデコーダ３によつて誤り位置（ｉ，
ｊ）が割り出され、割り出された誤り位置に対応
して訂正信号がデコーダ３から出力される。 The normalized error position data read from the ROM 2 is sent to the decoder 3 as the error position (i,
j) is determined, and a correction signal is output from the decoder 3 corresponding to the determined error position.
一方、入力データはデータ遅延回路４に供給
し、データ遅延回路４によつてシンドローム演算
回路１による演算時間、ROM２の読み出しアク
セス時間、デコーダ３のデコード時間との和の期
間、入力データを遅延させる。 On the other hand, the input data is supplied to the data delay circuit 4, and the input data is delayed by the data delay circuit 4 for a period equal to the sum of the calculation time by the syndrome calculation circuit 1, the read access time of the ROM 2, and the decoding time of the decoder 3. .
そこで、デコーダ３からの訂正信号により訂正
回路５において(2)重誤り訂正がなされる。すなわ
ち、シンドローム演算回路１にて演算されたシン
ドロームSaが零の場合はデコーダ３から出力され
る訂正信号は零であつて訂正動作が行なわれな
い。また、シンドロームSaが零でなく訂正を行な
う場合は、データ遅延回路４を介した入力データ
の訂正を必要とするビツト位置に対応した時期に
訂正信号（高電位信号）が出力されて、訂正がな
される。また計算されたシンドロームSaのアドレ
ス位置に正規化誤り位置データが格納されていな
い場合、すなわち誤り訂正能力を超えた(3)重りが
発生しかつ(3)重誤りが(2)重誤りとされなかつた場
合は、検出フラグF1が高電位になり、(3)重誤り
訂正はなされないのが普通である。検出フラグ
F1が高電位となつたことにより誤り訂正能力を
超えたことが表示される。 Therefore, (2) double error correction is performed in the correction circuit 5 using the correction signal from the decoder 3. That is, when the syndrome S a calculated by the syndrome calculation circuit 1 is zero, the correction signal output from the decoder 3 is zero and no correction operation is performed. In addition, when the syndrome S a is not zero and correction is to be performed, a correction signal (high potential signal) is output at the time corresponding to the bit position that requires correction of the input data via the data delay circuit 4, and the correction is performed. will be done. In addition, if normalized error position data is not stored at the address position of the calculated syndrome S a , that is, if (3) weight exceeds the error correction ability and (3) heavy error occurs, (2) heavy error occurs. If the detection flag F1 is not detected, the detection flag F1 becomes a high potential, and (3) normal error correction is not performed. detection flag
It is displayed that the error correction capability has been exceeded due to F 1 becoming a high potential.
しかるに、実際には誤り訂正能力を超えた上記
状態においても、或る確率でデコーダ３から訂正
出力が発生して、誤訂正が訂正回路５においてな
され、この誤訂正と判別されないときこの場合に
は検出フラグF1が立たない。 However, even in the above-mentioned state where the error correction capability is actually exceeded, a correction output is generated from the decoder 3 with a certain probability, an error correction is made in the correction circuit 5, and when this error correction is not determined, in this case, Detection flag F1 is not set.
したがつて、訂正回路５からの出力データ中に
おいては、(3)重誤りが訂正されなかつた出力デー
タと、(3)重誤りが(2)重誤りとして訂正されてしま
つた出力データとが存在することになる。 Therefore, in the output data from the correction circuit 5, there are (3) output data in which the multiple errors were not corrected, and (3) output data in which the multiple errors were corrected as (2) multiple errors. It will exist.
訂正回路５にて訂正されたデータは、単一パリ
テイ（本実施例では偶数パリテイ）計算回路７、
既約多項式f5(x)によりシンドロームを演算するシ
ンドローム演算回路８およびデータ遅延回路９に
供給し、単一パリテイ計算回路７により偶数パリ
テイの計算がなされ、シンドローム演算回路８に
おいて既約多項式f5(x)によるシンドローム演算が
行なわれる。 The data corrected by the correction circuit 5 is sent to a single parity (even parity in this embodiment) calculation circuit 7;
The irreducible polynomial f 5 (x) is supplied to the syndrome calculation circuit 8 and data delay circuit 9 that calculates the syndrome, the single parity calculation circuit 7 calculates even parity, and the irreducible polynomial f 5 (x) is supplied to the syndrome calculation circuit 8. Syndrome calculation using (x) is performed.
パリテイ計算回路７によりパリテイ計算の結
果、偶数パリテイでないときは単一パリテイ計算
回路７から検出フラグＨが立てられる。 If the result of parity calculation by the parity calculation circuit 7 is not even parity, the single parity calculation circuit 7 sets a detection flag H.
また、シンドローム演算回路８においては、原
始多項式f1(x)および既約多項式f3(x)より高次の既
約多項式f5(x)によりシンドローム演算回路８によ
り演算されたシンドロームSbが零のときは誤りが
残つていない場合を示し、演算されたシンドロー
ムSbが零以外のときは誤訂正がなされたことを示
し、誤訂正がなされたときはシンドローム演算回
路８から検出フラグF2が立てられる。逆に検出
フラグF2が立てられたときは演算されたシンド
ロームSbが零以外の場合であつて、誤訂正がなさ
れたことを示している。 In addition, the syndrome calculation circuit 8 calculates the syndrome S b calculated by the syndrome calculation circuit 8 using the irreducible polynomial f 5 (x) having a higher order than the primitive polynomial f 1 (x) and the irreducible polynomial f 3 (x). When it is zero, it indicates that no error remains, and when the calculated syndrome S b is other than zero, it indicates that an error correction has been made. When an error correction has been made, the detection flag F is sent from the syndrome calculation circuit 8. 2 is erected. Conversely, when the detection flag F 2 is set, the calculated syndrome S b is other than zero, indicating that an erroneous correction has been made.
一方、シンドローム演算回路８によるシンドロ
ーム演算が終了するまで、検出フラグF1は遅延
回路６において遅延されており、遅延回路６を介
して検出フラグF1、検出フラグＨおよび検出フ
ラグF2は同一タイミングでオアゲート１０に供
給され、オアゲート１０の出力により、補正回路
１１に印加する。補正回路１１はオアゲート１０
の出力が低電位のときは、データ遅延回路９によ
り遅延された訂正回路５による訂正出力がそのま
ま出力される。この場合は検出フラグF1、Ｈお
よびF2が立たなかつた場合であつて誤り訂正能
力を超えず、かつ(3)重誤りを(2)重誤りとして誤訂
正をしなかつた場合である。 On the other hand, the detection flag F 1 is delayed in the delay circuit 6 until the syndrome calculation by the syndrome calculation circuit 8 is completed, and the detection flag F 1 , the detection flag H, and the detection flag F 2 are transmitted at the same timing via the delay circuit 6. The signal is supplied to the OR gate 10, and the output of the OR gate 10 is applied to the correction circuit 11. The correction circuit 11 is an OR gate 10
When the output of the correction circuit 5 is at a low potential, the corrected output of the correction circuit 5 delayed by the data delay circuit 9 is output as is. In this case, the detection flags F 1 , H, and F 2 are not set, the error correction capability is not exceeded, and (3) a double error is treated as (2) a double error and no error correction is performed.
また、補正回路１１はオアゲート１０からの出
力が高電位のときは、データ遅延回路９の出力に
かかわらず、補正回路１１が作用して、中間値補
正または前値補正のうえ出力される。この場合
は、誤り訂正能力を超えたか、(3)重誤りを(2)重誤
りとして誤訂正された場合であり、補正回路１１
により補正がなされることになる。 Further, when the output from the OR gate 10 is at a high potential, the correction circuit 11 acts regardless of the output of the data delay circuit 9, and outputs the output after correcting the intermediate value or the previous value. In this case, the error correction capability has been exceeded, or (3) a multiple error has been incorrectly corrected as (2) a multiple error, and the correction circuit 11
Correction will be made accordingly.
（発明の効果）
以上説明した如く本発明によればｎ重誤り訂正
BCH符号を、（ｎ−１）重誤り訂正復号装置によ
り復号し、この復号出力を再びより高次の既約多
項式でシンドローム演算し、このシンドローム演
算により(n)重誤りを（ｎ−１）重誤りとして誤訂
正したかを判別するようにしたため、誤り検出能
力は高められることになる。したがつてこの誤り
検出にしたがつて補正回路を駆動すればPCM音
声伝達等の場合に生ずる可能性のあるシヨツクノ
イズを防止することができる。(Effect of the invention) As explained above, according to the present invention, n-fold error correction
The BCH code is decoded by a (n-1) multiple error correction decoding device, and the decoded output is again subjected to syndrome calculation using a higher-order irreducible polynomial, and this syndrome calculation reduces (n) multiple errors to (n-1). Since it is determined whether the error has been incorrectly corrected as a serious error, the error detection ability is improved. Therefore, by driving the correction circuit in accordance with this error detection, it is possible to prevent shock noise that may occur in the case of PCM audio transmission, etc.
第１図は本発明の一実施例の構成を示すブロツ
ク図。
１および８……シンドローム演算回路、２……
ROM、３……デコーダ、４および９……データ
遅延回路、５……訂正回路、６……遅延回路、７
……単一パリテイ計算回路、１１……補正回路。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. 1 and 8...Syndrome calculation circuit, 2...
ROM, 3...decoder, 4 and 9...data delay circuit, 5...correction circuit, 6...delay circuit, 7
...Single parity calculation circuit, 11...Correction circuit.
Claims (1)
（ｎ−１）ビツトまでの誤り訂正可能な復号手段
と、前記復号手段からの出力符号系列を前記復号
手段におけるシンドローム演算時の既約多項式よ
り高次の既約多項式によつてシンドローム演算す
るシンドローム演算手段と、前記復号手段からの
出力符号系列から単一パリテイ計算を行う単一パ
リテイ計算手段と、前記シンドローム演算手段に
よる演算シンドロームが零以外のときの出力およ
び前記単一パリテイ計算手段によるパリテイ計算
でエラーとなつたとき前記単一パリテイ計算手段
からの出力を少なくと入力とする論理和演算手段
と、前記論理和演算手段から出力が発生しないと
きは前記復号手段からの出力符号系列をそのまま
出力し、かつ前記論理和手段から出力が発生した
ときは前記復号手段からの出力符号系列を前値補
正もしくは中間値補正して出力する補正回路とを
備え、前記復号手段にｎビツトまでの誤り訂正可
能なBCH符号系列を供給してなることを特徴と
するBCH符号の復号装置。1 In a BCH code decoding device using search,
A syndrome in which a decoding means capable of error correction up to (n-1) bits is used, and a syndrome is calculated on the output code sequence from the decoding means using an irreducible polynomial of higher order than the irreducible polynomial used in the syndrome calculation in the decoding means. a calculation means, a single parity calculation means for performing a single parity calculation from the output code sequence from the decoding means, an output when the calculation syndrome by the syndrome calculation means is other than zero, and a parity calculation by the single parity calculation means. a logical sum operation means which takes at least the output from the single parity calculation means as an input when an error occurs in the above, and when no output is generated from the logical sum calculation means, outputs the output code sequence from the decoding means as is. and a correction circuit for correcting the preceding value or intermediate value of the output code sequence from the decoding means when an output is generated from the logical sum means, and the decoding means is capable of error correction up to n bits. A BCH code decoding device characterized by supplying possible BCH code sequences.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8803886A JPS62245726A (en) | 1986-04-18 | 1986-04-18 | Decoder for bch code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8803886A JPS62245726A (en) | 1986-04-18 | 1986-04-18 | Decoder for bch code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245726A JPS62245726A (en) | 1987-10-27 |
| JPH0457252B2 true JPH0457252B2 (en) | 1992-09-11 |
Family
ID=13931652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8803886A Granted JPS62245726A (en) | 1986-04-18 | 1986-04-18 | Decoder for bch code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245726A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599001B2 (en) * | 1989-08-24 | 1997-04-09 | シャープ株式会社 | Error correction processing circuit |
| JPH0444738U (en) * | 1990-08-22 | 1992-04-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59131237A (en) * | 1983-06-24 | 1984-07-28 | Hitachi Denshi Ltd | Decoding circuit |
-
1986
- 1986-04-18 JP JP8803886A patent/JPS62245726A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59131237A (en) * | 1983-06-24 | 1984-07-28 | Hitachi Denshi Ltd | Decoding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62245726A (en) | 1987-10-27 |
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