KR900008448Y1

KR900008448Y1 - Synchronicing circuit for special reproducing

Info

Publication number: KR900008448Y1
Application number: KR2019870007844U
Authority: KR
Inventors: 박기보
Original assignee: 주식회사 금성사; 최근선
Priority date: 1987-05-21
Filing date: 1987-05-21
Publication date: 1990-09-15
Also published as: KR880022603U

Abstract

내용 없음.No content.

Description

Forced synchronous signal protection circuit during shift regeneration

제 1 도는 종래의 회로도.1 is a conventional circuit diagram.

제 2 도는 본 고안에 따른 회로도.2 is a circuit diagram according to the present invention.

제 3 도는 제 2 도의 각부 파형도.3 is a waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

5 : 헤드절환 신호 입력단 R1∼R24 : 저항5: Head switching signal input terminal R1 to R24: Resistance

6 : 강제동기 발생회로 C1∼C5 : 콘덴서6: forced synchronization generating circuit C1 to C5: condenser

7 : 적분회로 D1∼D4 : 다이오우드7: Integrating Circuit D1 to D4: Diode

8 : 강제동기보호회로 IC1 : 낸드게이트8: forced synchronization protection circuit IC1: NAND gate

9 : 영상신호단 IC2 : 노아게이트9: Video signal IC2: Noah gate

본 고안은 VCR의 강제동기회로에 관한 것으로, 특히 변속재생시 강제동기신호의 미검출로 인해 화면이 상, 하로 떨리는 것을 방지시키기 위해 영상출력 레벨의 검파에 필요한 기준 레벨을 선정하여 강제동기신호를 용이하게 검출하도록 회로에 관한 것이다.The present invention relates to a forced synchronization circuit of a VCR. In particular, in order to prevent the screen from shaking up and down due to the non-detection of the forced synchronization signal during shift regeneration, a reference level necessary for detection of an image output level is selected to generate a forced synchronization signal. A circuit is provided for easy detection.

종래의 회로구성은 제 1 도에서 보는 바와 같이 영상변조출력부(1)는 레벨검파부(2)를 거쳐 유사영상신호 발생부(3)와 함께 영상신호단(4)으로 인가되는 구성으로, 상기 회로 구성의 동작상태는 영상변조 출력부(1)에 출력된 영상신호의 변조파형을 레벨검파부(2)에서 검출하여 이의 레벨을 다시 조정하고 일정출력이 회로 떨어지면 이 부분을 삭제시켜 이 부분에 유사영상신호 발생부(3)에서 출력되는 영상신호를 더하여 노이즈 발생부분을 일정한 신호레벨로 치환하여 영상신호단(4)으로 인가한다.In the conventional circuit configuration, as shown in FIG. 1, the image modulation output unit 1 is applied to the image signal terminal 4 together with the similar image signal generation unit 3 via the level detector 2, The operation state of the circuit configuration detects the modulation waveform of the video signal output to the image modulation output section 1 at the level detecting section 2, readjusts its level, and deletes this section when the constant output falls. The video signal output from the pseudo video signal generator 3 is added to replace the noise generating part with a constant signal level and applied to the video signal terminal 4.

이와 같이 종래의 기술 구성은 단순히 강제동기신호와는 관계없이 잡음이 생기는 부분을 검출하여 이를 적당한 레벨로 변환시켜 유사영상 신호와 함께 사용하여 잡음 부분에 강제동기 신호를 방해하지 않도록 구성되어 있으므로 영상출력레벨의 검파에 따르는 기준 레벨의 선정에 많은 문제점이 있었으며 이로 인해 수상기의 화면이 상, 하로 떨리게 되는 문제점이 있었다.As described above, the conventional technology is simply configured to detect a portion generating noise regardless of the forced synchronization signal, convert it to an appropriate level, and use it together with a similar image signal so as not to interfere with the forced synchronization signal in the noise portion. There were many problems in selecting the reference level according to the detection of the level, which caused the screen of the receiver to shake up and down.

이에 본 고안은 상기한 문제점을 개선시키기 위한 것으로 영상출력레벨의 검파에 필요한 기준 레벨을 선정하여 강제동기 신호를 용이하게 검출하도록 한 것으로 이하 그회로 구성을 첨부된 도면에 따라 상세하게 설명하면 다음과 같다.In order to solve the above problems, the present invention is to select a reference level required for the detection of the image output level to easily detect the forced synchronization signal. The circuit configuration will be described in detail with reference to the accompanying drawings. same.

헤드절환 신호 입력단(5)은 강제동기 발생회로(6)이 저항(R1)을 거쳐 에미터 접지된 트랜지스터(Q1)의 베이스에 연결됨과 동시에 일단이 접지된 저항(R2)에 접속되고 상기 트랜지스터(Q1)의 콜렉터는 저항(R3)을 거쳐 전원(Vcc)에 접속되며 동시에 저항(R4)과 콘덴서(C1)의 지연회로를 거쳐 트랜지스터(Q2)의 베이스와 에미터에 접속되고 이와는 한편으로 상기 헤드 절환신호 입력단(5)은 저항(R12)과 콘덴서(C4)의 지연회로를 거쳐 트랜지스터(Q4)의 베이스와 에미터에 접속되고 트랜지스터(Q2) (Q4)의 각 콜렉터는 콘덴서(C2) (C3)와 저항(R8)으로 구성된 적분회로(7)를 거쳐 트랜지스터(Q3)의 베이스와 에미터에 각각 접속되고, 트랜지스터(Q3)의 콜렉터는 다이오우드(D2)를 거쳐 영상신호단(9)에 접속되며, 트랜지스터(Q2)콜렉터는 강제동기 보호회로(8)의 저항(R16)과 콘덴서(C5)의 지연회로를 거쳐 트랜지스터(Q5)의 베이스와 에미터에 접속되고, 트랜지스터(Q5)의 콜렉터가 낸드게이트(IC1)와 노아게이트(IC2)의 입력단에 각각 접속되고, 헤드 절환신호 입력단(5)의 상기 낸드게이트(IC1)와 노아게이트(IC2)의 타입력단에 각각 접속되고, 낸드게이트(IC1)의 출력단은 저항(R29) (R21)을 거쳐 트랜지스터(Q6)의 베이스와 에미터에 각각 접속되며 노아게이트(IC2)의 출력단은 다이오우드(D4)를 거쳐 트랜지스터(Q6)의 콜렉터에 연결된 다이오우드(D3)와 함께 저항(R22) (R23)과 다이오우드(D2)를 거쳐 영상신호단(9)에 접속된 구성이다.The head switching signal input terminal 5 is connected to the base of the transistor Q1 of which the forced synchronization generating circuit 6 is emitter grounded through the resistor R1 and at the same time, is connected to the grounded resistor R2 and the transistor ( The collector of Q1) is connected to the power supply Vcc via a resistor R3 and simultaneously to the base and emitter of a transistor Q2 via a delay circuit of a resistor R4 and a capacitor C1 and on the other hand the head. The switching signal input terminal 5 is connected to the base and the emitter of the transistor Q4 via a delay circuit of the resistor R12 and the capacitor C4, and each collector of the transistors Q2 and Q4 is connected to the capacitors C2 and C3. ) Is connected to the base and emitter of transistor Q3 via an integrating circuit 7 composed of a resistor and a resistor R8, and a collector of transistor Q3 is connected to the video signal terminal 9 via diode D2. The transistor (Q2) collector has a resistor (R16) and a capacitor (C5) of the forced synchronous protection circuit (8). Connected to the base and emitter of the transistor Q5 via a delay circuit, the collector of the transistor Q5 is connected to the input terminals of the NAND gate IC1 and the noah gate IC2, respectively, and the head switching signal input terminal 5; The NAND gates IC1 and NOR gates IC2 are connected to the type force terminals of the NAND gate IC1, and the output terminals of the NAND gate IC1 are connected to the base and the emitter of the transistor Q6 through the resistors R29 and R21, respectively. The output terminal of the NOA gate IC2 is connected to the video signal terminal 9 through the resistor R22 (R23) and the diode D2 together with the diode D3 connected to the collector of the transistor Q6 via the diode D4. Connected configuration.

상기 회로구성의 동작상태 및 작용효과를 제 2 도의 회로도와 제 3 도의 파형도에 따라 설명하면 다음과 같다.The operation state and the effect of the circuit configuration will be described with reference to the circuit diagram of FIG. 2 and the waveform diagram of FIG.

헤드 절환신호 입력단(5)으로 제 3 도 (a)에 도시된 바와 같은 헤드 절환신호가 인가되면 상기신호는 강제동기발생회로(6)의 트랜지스터(Q1)에 인가되어 그의 콜렉터로 제 3 도 (b)와 같이 반전된 파형을 출력시키고, 상기 파형(나)은 저항(R4)과 콘덴서(C1)의 지연회로에 의해 제 3 도 (c)의 파형과 같이 지연되어 트랜지스터(Q2)를 통해 그의 콜렉터로 제 3 도 (d)와 같이 반전된 파형을 출력시키고, 이와 동시에 상기 헤드 절환신호 입력단(5)으로 인가된 제 3 도 (a)와 같은 파형은 저항(R12)과 콘덴서(C4)의 지연회로를 거쳐 제 3 도 (e)파형과 같이 지연되어 트랜지스터(Q4)의 베이스에 인가되며 그의 콜렉터에 제 3 도 (f)와 같은 파형이 출력되어 상기 (d)파형과 함께 적분회로(7)를 거쳐 적분되어 제 3 도 (g)파형이 출력되게 된다.When the head switching signal as shown in Fig. 3 (a) is applied to the head switching signal input terminal 5, the signal is applied to the transistor Q1 of the forced synchronization generating circuit 6, and the collector of the head switching signal as shown in Fig. b) an inverted waveform is output as shown in b), and the waveform (b) is delayed by the delay circuit of the resistor R4 and the capacitor C1 like the waveform of FIG. The inverted waveform is output to the collector as shown in FIG. 3 (d), and at the same time, the waveform as shown in FIG. 3 (a) applied to the head switching signal input terminal 5 is connected to the resistor R12 and the capacitor C4. The delay circuit is delayed like the waveform of FIG. 3 (e) and applied to the base of the transistor Q4, and the waveform as shown in FIG. 3 (f) is outputted to the collector thereof. And integrated into the third wave (g) waveform.

상기 출력된 (g)파형은 트랜지스터(Q3)를 거쳐 그의 콜렉터에 반전된 제 3 도 (h)와 같은 파형이 출력되고, 이때 제 3 도 (d)와 같은 트랜지스터(Q2)의 콜렉터 파형은 강제동기 보호회로(8)의 저항(R16)과 콘덴서(C5)의 지연회로를 거쳐 지연된 제 3 도 (i)와 같은 파형이 출력되어 트랜지스터(Q5)의 베이스에 인가되고, 트랜지스터(Q5)의 컬렉터에는 제 3 도 (j)와 같은 파형이 제 3 도 (a)에 도시된 바와 같은 헤드 절환신호입력단(5)의 헤드절환신호와 함께 낸드게이트(IC1)입력단에 인가된다.The output waveform (g) is output as shown in FIG. 3 (h) inverted to the collector thereof through the transistor Q3, wherein the collector waveform of the transistor Q2 as shown in FIG. 3 (d) is forced. The waveform shown in FIG. 3 (i), which is delayed via the resistor R16 of the synchronous protection circuit 8 and the delay circuit of the capacitor C5, is output and applied to the base of the transistor Q5, and the collector of the transistor Q5. The waveform shown in FIG. 3 (j) is applied to the NAND gate IC1 input terminal together with the head switch signal of the head switching signal input terminal 5 as shown in FIG.

그러므로 상기 낸드게이트(IC1)의 출력단에는 제 3 도 (a)의 파형과 (j)의 파형을 낸더링시킨 제 3 도 (k)와 같은 파형이 출력되어 트랜지스터(Q6)를 거쳐 반전된 제 3 도 (l)에 도시된 바와 같은 파형이 출력되고, 노아게이트(IC2)의 입력단으로는 제 3 도 (a)에 도시된 바와 같은 파형과 제 3 도 (j)파형이 인가되어 그의 출력단으로 노아링된 제 3 도 (m)와 같은 파형이 출력되어 다이오우드(D4)를 거치면서 다이오우드(D3)를 거친 제 3 도 (l)에 도시된 바와 같은 파형이 합성되어 (n)파형과 같이 정상파형이 출력되게 된다.Therefore, at the output terminal of the NAND gate IC1, a waveform as shown in FIG. 3A (k) in which the waveform of FIG. A waveform as shown in FIG. 1 is output, and a waveform as shown in FIG. 3 (a) and a waveform of FIG. 3 (j) are applied to the input terminal of the NOA gate IC2, and the signal is output to its output terminal. The waveform as shown in FIG. 3 (m) is outputted, and the waveform as shown in FIG. 3 (l) passing through the diode D3 while passing through the diode D4 is synthesized. Will be output.

상기 출력된 (n) 파형이 저항(R22) (R23)을 거쳐 강제 동기신호보다 낮은 레벨로 조정되어 다이오우드(D2)를 거쳐 다이오우드(D1)를 거친 제 3 도 (h)와 같은 강제동기신호와 합성되어 제 3 도의 (n)와 같은 파형을 영상신호단(9)으로 최종 출력시키게 된다.The output waveform (n) is adjusted to a level lower than the forced synchronization signal through the resistors R22 and R23, and is forced to the forced synchronization signal as shown in FIG. 3 (h) through the diode D2 and the diode D1. The synthesized waveform is finally outputted to the video signal terminal 9 as shown in FIG.

그러므로 상기 출력된 신호는 영상신호와 합성되어 변속기 강제동기 주위의 잡음신호를 일정레벨신호로 변환시켜 수상기에서 강제동기 신호를 보다 더 잘 검출할 수 있게 되어 화면이 상, 하로 떨리게 되는 것을 방지시키는 효과를 갖게 된다.Therefore, the output signal is combined with the video signal to convert the noise signal around the transmission forced synchronization into a constant level signal, which makes it possible to detect the forced synchronization signal better in the receiver, thereby preventing the screen from shaking up and down. Will have

Claims

In the forced synchronous signal output circuit including the forced synchronous generating circuit 6, the output signal of the transistor Q2 of the forced synchronous generating circuit 6 is delayed by the resistor R16 and the condenser C5 and the transistor Q5. Is inverted through the N-th gate IC1 together with the signal of the head switching signal input terminal 5, and the output signal of the transistor Q5 is combined with the signal of the head switching signal input terminal 5. The output signal of the NAND gate IC2 is combined with a signal in which the output signal of the NAND gate IC2 is inverted through the transistor Q6, and the synthesized signal is output from the transistor Q3 collector of the forced synchronization circuit 6. Forced synchronization signal protection circuit for shift reproduction, characterized in that the resynthesizing with the signal to output a forced synchronization signal to the image output terminal (9).