KR900007168B1

KR900007168B1 - Time axis correction circuit using memory map of digital audio

Info

Publication number: KR900007168B1
Application number: KR1019850009034A
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-11-30
Filing date: 1985-11-30
Publication date: 1990-09-29
Also published as: KR870005361A

Abstract

A digital audio memory map (IV) compensates the time-axis deviation caused at recording the data with multiple head. A serial/parallel converting register (I), 10 bit register (II), and tri-state buffer (III) are connected in series per one track. Each series track is connected in parallel and outputs of the tri-state buffer are connected to a EPROM (V) and a shift register (VI) through the memory (IV) at which the read and write sequence of data are different to compensate the deviation of the time-axis.

Description

Time base correction circuit using memory map of digital audio

제1도는 디지탈 오디오의 재생시스템의 블럭도.1 is a block diagram of a digital audio playback system.

제2도는 재생시 각 트랙간의 시간축 불일치 현상을 나타내는 도면.2 is a diagram showing a time axis discrepancy phenomenon between tracks during playback.

제3도는 본 발명에 의한 시간축 보정회로의 전체 구성도.3 is an overall configuration diagram of a time axis correction circuit according to the present invention.

제4드는 제3도의 메모리부내의 RAM들의 메모리 맵 구조를 나타내는 도면.4 is a diagram showing a memory map structure of RAMs in the memory section of FIG.

제5도는 제3도의 메모리부 내의 카운터들의 구조를 나타내는 도면.FIG. 5 is a diagram showing the structure of counters in the memory section of FIG.

제6도는 제3도의 각부의 파형도.6 is a waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

I : 직병렬 변환 레지스터 I I : 10비트 레지스터I: Serial to parallel conversion register I I: 10-bit register

III : 3스테이트 버퍼 IV : 메모리부III: 3 State Buffer IV: Memory

V : EP ROM VI : 쉬프트 레지스터V: EP ROM VI: Shift Register

본 발명은 디지탈 오디오의 메모리 맵(memory map)을 이용한 시간축 보정회로에 관한 것이다.The present invention relates to a time axis correction circuit using a memory map of digital audio.

디지탈 오디오기기는 아날로그 신호를 디지탈 신호로 변환시켜 처리함으로써 원음을 재생시키는 것이 펀리한 이점이 있으며, 테이프에 녹음된 신호를 재생하여 처리함에 있어서 다수의 헤드를 사용하여 기록된 신호를 다중처리하고 있다.Digital audio equipment has the advantage of reproducing the original sound by converting and processing analog signals into digital signals, and multi-processing signals recorded by using multiple heads in reproducing and processing signals recorded on tape. .

그러나, 다수개의 헤드를 사용하기 때문에 테이프에 데이터를 기록시키는 시점과 재생하는 시점이 정확히 일치하지 않아 녹음 및 재생 시점을 반드시 일치시킬 필요가 있다.However, since a plurality of heads are used, the time point at which the data is recorded on the tape and the time point at which the data is reproduced do not exactly coincide, so the recording and reproduction time points must necessarily coincide.

이와같이 녹음시점과 재생시점이 일치하지 않은 상태를 본 발명서에서는 "시간축이 벗어났다"고 칭하고있다. 그런데 상기한 바와 같은 문제점은 테이프의 기록 밀도를 높이기 위해 다수개의 헤드에 의한 다수의 트랙을 이용하기 때문에 발생하는 것인데, 이를 해결하기 위단 기술로서 본 출원인의 명의로 1985년 6될 11일자로 특허 출원된 "디지탈 오디오 기기의 복조시 인터페이스 회로"가 있다. 이 선출원의 발명에서는, 10트랙으로 구성된 테이프의 트랙에 내하여 시간축을 보정하기 위하여 각 트랙마다 RAM를 2개씩 사용하여 메모리 버퍼를 구성함으로써 전체적으로 10개의 트랙에 내하여 총 20개의 RAM을 사용하였다. 이와같은 이유로 인하여 하드웨어의 크기가 커지고 과전류가 흐르는 현상이 발생하는 문제가 있었다.As described above, the state in which the recording time and the reproduction time do not coincide is referred to as "out of time axis" in the present invention. However, the problem as described above is caused by using a plurality of tracks by a plurality of heads to increase the recording density of the tape, a patent application dated June 11, 1985 in the name of the applicant as a technique for solving this problem. There is a "interface circuit for demodulation of digital audio equipment". In the invention of this application, a total of 20 RAMs were used in total of 10 tracks by constructing a memory buffer using two RAMs for each track to correct a time axis in a track of 10 tracks of tape. For this reason, there is a problem that the size of the hardware increases and the phenomenon of overcurrent flows.

따라서, 본 발명에서는 디지탈 오디오에서 재생시 발생하는 시간축의 어긋남을 보정하기 위한 회로로서 10개의 트랙을 감당할 수 있는 하나의 메모리부를 구성하여 이를 RAM 어드레싱 카운터로 콘트롤 할수 있는 회로를 제공함으로써 하드웨어의 크기를 감소시키는데 그 목적을 두고 있다.Therefore, in the present invention, as a circuit for correcting the deviation of the time axis generated during the reproduction in digital audio, a size of hardware is provided by providing a circuit that can control 10 RAM tracks and control it with a RAM addressing counter. The goal is to reduce.

이하 첨부도면에 의거하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 시간축 보정회로를 포함한 디지탈 오디오의 재생시스템을 나타내는 블럭도로서,본 발명의 회로는 헤드에 의해 재생된 신호로부터 동기신호를 검출하는 동기 검출부와 복조부 사이에 설치된다.1 is a block diagram showing a digital audio reproduction system including a time axis correction circuit according to the present invention, wherein the circuit of the present invention is provided between a synchronization detection unit and a demodulation unit for detecting a synchronization signal from a signal reproduced by a head.

테이프에 기록된 신호는 제2도와 같이 각 트랙에 있어서 140비트의 데이터의 양단에 10비트의 동기신호가 결합된 형태를 취하고 있는데, 테이프의 각 트랙에 신홀르 기록할때에는 점선과 같이 동일한 시점에 기록되지만, 헤드로써 테이프에 기록된 신호를 재생할때에는 각 트랙의 재생시점이 도면에 도시된 바와 같이 경사지게 어긋나게 된다.The signal recorded on the tape has a form in which a 10-bit synchronization signal is coupled to both ends of 140-bit data in each track as shown in FIG. Although recorded, the playback point of each track is shifted obliquely as shown in the figure when the signal recorded on the tape is reproduced by the head.

상기한 문제를 해결하기 위해서 본 발명에서는 제3도와 같은 구성을 제공하고 있는바, 이에 대하여 설명한다.In order to solve the above problem, the present invention provides a configuration as shown in FIG. 3, which will be described.

테이프의 10개의 트랙에서 헤드에 의해 검출된 신호는 제1도의 동기 검출부를 통과한 뒤 각 트랙의 데이터는 1비트써 직렬로 31.25KHZ로 나오게 되는데, 상기 트랙 1-트랙 10의 신호는 제2도와 같이 어긋나게된다. 본 발명에 있어서는 상기한 신호가 최대 8클럭필스까지 어긋나도 보정이 가능하도록 되어 있는바, 그이유는 다음과 같다.The signals detected by the heads on the ten tracks of the tape pass through the sync detector of FIG. 1, and then the data of each track comes out 31.25 KHZ serially by one bit. It is shifted together. In the present invention, even if the above-described signal shifts up to 8 clock pills, correction is possible. The reason is as follows.

직병렬 변환 레지스터(I)는 1비트씩 입력되는 직렬데이터를 10비트씩 병렬로 변환하게 되는데, 상기와 같이 신호가 31.25KHZ의 8클럭에 해당하는 만큼 어긋나게 되면 31.25KHZ의 2클럭 시간(=64μs)내에 10개 트랙에서 나오는 10비트 병렬 데이터를 모두 포착해서 RAM에 기입하면 된다.The serial-to-parallel conversion register (I) converts serial data inputted by 1 bit in parallel by 10 bits. When the signal shifts by 8 clocks of 31.25KHZ as described above, 2 clock times of 31.25KHZ (= 64μs ), All 10-bit parallel data from 10 tracks can be captured and written to RAM.

이 작업은 3스테이트 버퍼(III)에 의해서 하게 되는데, 제6도의 (3)에 도시된 320KHZ의 12클럭시간(=37.5μs)내에 데이터를 포착하게 된다. 여기서 데이터 포착시간을 10클럭이 아닌 12클럭으로 한 것은 2클럭동안 쉬게하여 여유를 부여하기 위함이다. 따라서,64μs시간 동안 데이터 포탁이 37.5μs 걸리기 때문에 각트랙에서 나오는 데이터를 모두 포착할 수 있게 된다.This operation is performed by the 3-state buffer III, which captures data within 12 clock times (= 37.5 μs) of 320 KHZ shown in (3) of FIG. The reason why the data acquisition time is set to 12 clocks instead of 10 clocks is to give a rest for 2 clocks. Therefore, it takes 37.5μs of data to be taken for 64μs time, so it is possible to capture all the data from each track.

3스테이트 버퍼(III)에 저장된 각 트랙의 데이터는 각각의 데이터 게이트 신호(Data/Disab]e)(a-j)에의하여 순차적으로 메모리부(TV)에 입력됨으로써 트랙간의 어긋남이 보정되는바, 메모리부(IV)의 구성 및동작은 다음과 같다.The data of each track stored in the three-state buffer III is sequentially input to the memory unit TV by the respective data gate signals (Data / Disab) e (aj) to correct the deviation between the tracks. The configuration and operation of (IV) are as follows.

상기한 각 트랙에 해당하는 3스테이트 버퍼(III)의 출력은 모두 디멀티플렉서(10)에 접속되어 있으며, 그출력은 10×16×12비트의 크기를 가진 RAM(20)(30)의 데이터 기입단자에 인가되어 있다. 또한 RAM(20)(20)의 데이터 독출단자는 멀티플렉서(80)에 인가되어 있으며, 데이터의 기입 또는 독출 어드레를를 발생하기 위한 클럭을 만드는 카운터(40)와 카운터(50)의 출력을 각각 멀티플렉서(60)(70)에 연결하고, 다시 멀티플렉서(60)(70)의 출력을 각각 RAM(20)(30)에 연결한다.The outputs of the three-state buffers III corresponding to the above tracks are all connected to the demultiplexer 10, and the outputs thereof are data writing terminals of the RAM 20 and 30 having a size of 10 x 16 x 12 bits. Is applied to In addition, data read terminals of the RAM 20 and 20 are applied to the multiplexer 80, and the outputs of the counter 40 and the counter 50, which generate a clock for generating or writing data, are respectively multiplexed ( 60, 70, and the outputs of the multiplexers 60, 70, respectively, to the RAM 20, 30, respectively.

이와 같은 구성에서, 디멀티플렉서(10)에 인가된 10비트 데이터 신호가 RAM(20)에 기입되는 경우 카운터(40)는 제6도의 320KHZ 클럭(3)을 카운트하여 데이터 기입 어드레싱 클럭을 멀티플렉서(60)를 통하여RAM(20)에 보내게 되며, 이때 카운터(50)는 40KHZ의 클럭펄스를 카운트하여 데이터 독출 어드레싱 클럭을 멀티플렉서(70)를 통하여 RAM(30)에 보냄으로써 그 어드레스에 기입되어 있던 데이터를 멀티플렉서(80)측으로 독출해 낸다. 반대로 RAM(30)에 대하여 데이터 기입동작이 행하여 지면, RAM(20)에 대해서는 데이터 독출작용이 행하여 진다.In such a configuration, when a 10-bit data signal applied to the demultiplexer 10 is written to the RAM 20, the counter 40 counts the 320KHZ clock 3 of FIG. 6 to multiplex the data write addressing clock 60. In this case, the counter 50 counts a clock pulse of 40 KHZ and sends a data read addressing clock to the RAM 30 through the multiplexer 70 to send the data written to the address. It reads out to the multiplexer 80 side. On the contrary, when a data write operation is performed on the RAM 30, a data read operation is performed on the RAM 20.

그런데, 상기한 데이터의 RAM에의 기입, 독출은 제4도의 메모리 맵에 따라 정해진 순서로 행하여 지도록 되어 있는데, 기입순서는 메모리 맵에서 00,01,02,--∮B,10,11--EB,F∮,F1---FB의 순이며,독출순서는 상기와는 달리 00,10,20,---E0,F0,01,11--E1,F1,02,--DB,EB,FB의 순으로 이루어진다.By the way, writing and reading of the above data into the RAM are performed in a predetermined order according to the memory map of FIG. 4, and the writing order is 00,01,02,-∮B, 10,11--EB in the memory map. , F∮, F1 --- FB, and the reading order is 00,10,20, --- E0, F0,01,11--E1, F1,02,-DB, EB, In the order of FB.

이를 위하여 기입 어드레싱 클럭(Ao-A7)을 발생하는 카운터(40)의 구성은 12진 카운터(40A)와 16진 카운더(40B)의 조합으로 이루어지는데,12진 카운터(40A)의 클럭단자(CLK)에는 제6도의 (3)클럭, 즉 320KHZ의 클럭이 카운터(40B)의 클럭단자(CLK)에는 12진 카운터(40A)의 Q0,Q1,Q3 출력의 논리곱 신호가인가된다. 한편, 독출 어드레싱 클럭(Ao.-A7,)을 발생하는 카운터(50)의 구성은 16진 카운터(50A)와 12진카운터(50B)의 조합으로 이루어지는바,16진 카운터(50A)의 클럭단자(CLK)에는 40KHZ의 클럭펄스가,12진 카운터(50B)의 클럭단자(CLK)에는 16진 카운더(50A)의 Qo,Q1,Q2,Q3의 논리곱 신호가 인가되어 있다.To this end, the counter 40 that generates the write addressing clocks Ao-A7 consists of a combination of the hexadecimal counter 40A and the hexadecimal counter 40B. CLK) is clocked at (3) in FIG. 6, i.e., 320 KHZ, and a logic product of Q0, Q1, and Q3 outputs of the hexadecimal counter 40A is applied to the clock terminal CLK of the counter 40B. On the other hand, the configuration of the counter 50 for generating the read addressing clock (Ao.-A7) consists of a combination of the hexadecimal counter 50A and the hexadecimal counter 50B. The clock terminal of the hexadecimal counter 50A A clock pulse of 40 KHZ is applied to CLK, and a logical product signal of Qo, Q1, Q2, Q3 of the hexadecimal counter 50A is applied to the clock terminal CLK of the hexadecimal counter 50B.

최종적으로, RAM(20)(30)에서 독출되어 멀티플렉서(80)에 인가된 데이터는 10비토 데이터를 8비트 데이터로 변환하는 복호표가 기록된 EPROM(V)을 지나 쉬프트 레지스터(VI)에 저장됨으로써, 제1도의 복조기에 입력된다.Finally, the data read out from the RAM 20 and 30 and applied to the multiplexer 80 is stored in the shift register VI past the EPROM V in which a decoding table for converting 10 bito data into 8 bit data is recorded. By doing so, it is input to the demodulator of FIG.

이상에서 설명한 바와 같이, 본 발명은 다중트랙 디지탈 오디오에서 재생시 발생하논 시간중 어긋남을 보정하는 회로로서, 데이터가 들어갈 장소, 즉 메모리 맵을 만들어 RAM 어드레싱 카운터로 콘트롤 함으로서 하드웨어의 크기를 대폭 감소시킨 효과를 얻게 한다.As described above, the present invention is a circuit for correcting misalignment during playback in multitrack digital audio, which greatly reduces the size of hardware by creating a memory map and controlling it with a RAM addressing counter. Get the effect.

Claims

Serial-to-parallel conversion registers (I), 10-bit registers (II), and three-rate buffers (In) are serially connected to the data signal inputs of each track that are detected in multiple tracks, and the three-state buffers of each track described above. By connecting the output terminal of (In) to the EPROM (V) and the shift register (VI) through one memory unit (IV), the writing order and reading order of data are different from each other in the memory map of the above-mentioned memory unit (V). A time axis correction circuit using a digital audio memory map that specifies that time axis deviations can be corrected during playback between tracks.