KR880001368B1

KR880001368B1 - Interface circuit for digital audio equipment

Info

Publication number: KR880001368B1
Application number: KR1019850004179A
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-05-20
Filing date: 1985-05-20
Publication date: 1988-07-28
Also published as: KR860009549A

Abstract

A demodulation interface circuit constructed in multistages is for matching the starting points of record and reproduction. Each circuit comprises a synchronizing detector, a register, a memory buffer, and a second buffer. The corrected outputs of each second buffer are provided to a register through an EPROM. The memory buffer comprises a DEMUX (11) in which a data signal is read or written alternately to a RAM1 (12) and RAM2(13), MUXs (17,18) providing outputs of a 14 bit counter (14) and a 16 bit counter (16) to the RAM1, RAM2 as addressing pulses, and a MUX (15) receiving outputs of the RAM1, RAM2.

Description

Interface circuit for demodulation of digital audio equipment

제1도는 디지탈 오디오기기에서 데이프에 기록된 상태신호를 헤드로서 재생시킬 때의 특성도.1 is a characteristic diagram when a digital audio device reproduces a state signal recorded on a tape as a head.

제2도는 본 발명의 회로도.2 is a circuit diagram of the present invention.

제3도는 본 발명 메모리 버퍼의 상세회로도.3 is a detailed circuit diagram of the memory buffer of the present invention.

제4도는 본 발명 회로도의 각부 파형도.4 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 동기 검출부 2, 5 : 레지스터1: Sync detection part 2, 5: Register

3 : 메모리 버퍼 4 : 버퍼3: memory buffer 4: buffer

6 : EP롬 BP₁-BP₁₀: 복조회로6: EP ROM BP ₁ -BP ₁₀ : Demodulation _circuit

12 : 램 1, 13 : 램12: RAM 1, 13: RAM

2, 15, 17, 18 : 멀티플렉스 14 : 14진 카운터2, 15, 17, 18: Multiplex 14: 14-definition counter

16 : 16진 카운터16: hexadecimal counter

본 발명은 디지탈 오디오기기의 복조시 인터페이스 회로에 관한 것이다. 디지탈 오디오기기는 아날로그 상태 신호를 디지탈 신호로 변환시켜 신호 처리함으로써 원음을 재생처리하기 편리한 이점이 있으며 테이프에 녹음된 신호를 재생 신호 처리시에 다수개의 헤드를 사용하여 랜덤하게 기록된 상태신호(데이타의 보호를 위하여)를 다중 처리를 행하도록 하고 있다.The present invention relates to an interface circuit during demodulation of a digital audio device. Digital audio devices have the advantage of converting analog status signals into digital signals and processing the signals to reproduce the original sound.The signals recorded on the tape are randomly recorded by using a plurality of heads during the playback signal processing. To protect the system).

그러나 다수개의 헤드를 사용하기 때문에 테이프에 데이타를 기록시키는 시점과 읽어내는 시점이 정확히 일치되기 어려워 녹음 및 재생시 그 시점을 일치시킬 필요가 있는 것이다.However, since multiple heads are used, it is difficult to exactly match the point of time when data is recorded on the tape and the point of time of reading the data. Therefore, it is necessary to match the time points when recording and playing back.

본 발명의 목적은 다수개의 헤드를 사용하는 오디오기기에 있어서 테이프에 기록되는 데이타의 기록 시점과 읽어내는 시점을 회로적으로 일치시킬 수 있는 디지탈 오디오 기기의 복조시 인터페이스 회로를 제공하고자 하는 것으로 헤드를 통하여 인되는 상태 신호가 동기 검출부에서 레지스터를 통하여 메모리 버퍼에서 버퍼로 출력되게 복조회로를 다단 구성시켜 EP 롬을 통하여 레지스터로 출력시키는 회로에 있어서, 디멀티 플랙서에서 콘트롤 신호에 의하여 램 1, 2에 인가되는 데이타 상태 신호를 램 1, 2의 라이트 출력이 멀티플렉서를 출력되게 메모리 버퍼를 구성시켜 된 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide an interface circuit for demodulating a digital audio device which can circuitically match a recording time and a reading time of data recorded on a tape in an audio device using a plurality of heads. A circuit for constructing a demodulation circuit in multiple stages such that a status signal outputted through a register is output from a memory buffer to a buffer through a register, and outputting it to a register through an EP ROM. The memory buffer is configured so that the write outputs of RAM 1 and 2 are outputted to the multiplexer.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

제1도는 테이프에 기록된 데이타 상태 신호를 헤드로서 재생시킬때의 특성도로서 데이프의 각 트랙에 동기신호(7)가 10bit기록되고 데이타 신호(8)가 140bit기록될때에는 점선과 같이 동일한 시점에서 기록되지만 헤드로서 테이프에 실린 점선과 같이 동일한 시점에서 기록되지만 헤드로서 테이프에 실린 데이타를 재생시킬 때에는 각 트랙이 도면에 표시된 바와 같이 재생시점이 일치되지 않고 경사져서 재생되게 되므로써 리드되는 시점을 정확히 일치시킬 수가 없었다.FIG. 1 is a characteristic diagram when reproducing the data status signal recorded on the tape as a head. When the synchronization signal 7 is recorded 10bit and the data signal 8 is 140bit recorded on each track of the tape, at the same time as the dotted line, When the data is recorded at the same time as the dotted line on the tape as the head, but the data is recorded on the tape as the head, the tracks are not matched as shown in the figure, so that the tracks are reproduced at an inclined point as shown in the drawing. I could not make it.

이와 같은 문제점을 해결하기 위하여 본 발명은 제2도와 같이 구성되어 있다.In order to solve such a problem, the present invention is configured as shown in FIG.

즉, 테이프에 실린 트랙 1의 데이타를 헤드로서 읽는 상태신호를 동기검출부(1)에 인가시켜 동기신호를 검출한 후 레이지스터(2)에서 10bit의 데이타 신호로 메모리 버퍼(3)에 인가시켜 교호로 램 1, 2에서 라이트/리드되게 제어시킨 후 버퍼(4)를 통하여 출력되게 트랙 1의 복조회로(BP₁)를 구성하고 트랙 2에서 트랙10에도 복조회로(BP₁)와 동일하게 구성된 다단의 복조회로(BP₂-BP₁₀)를 연결 구성시킨 후 상기 복조회로(BP₁-BP₁₀)의 10bit출력이 EP롬(6)에서 8bit로 바뀌어 레지스터(5)를 통하여 출력되게 구성시킨 것이다.That is, a status signal for reading data of track 1 loaded on the tape as a head is applied to the synchronization detecting unit 1 to detect the synchronization signal, and then applied to the memory buffer 3 by a 10-bit data signal from the register 2 to the memory buffer 3. After the control is performed to write / lead in the RAM 1 and 2, the demodulation circuit BP _{1 of} the track ₁ is configured to be output through the buffer 4, and the track 10 to the track 10 are the same as the demodulation circuit BP ₁ . After the configured multi-level demodulation circuit (BP ₂ -BP ₁₀ ) is connected and configured, the 10-bit output of the demodulation circuit (BP ₁ -BP ₁₀ ) is changed from the EP ROM 6 to 8 bits and outputted through the register 5. It is made up.

그리고 제3도는 본 발명에서의 메모리 버퍼의 상세회로도로서 콘트롤 신호(E : 제4도 참조)에 의하여 구동이 제어되는 디멀티플렉서(11)에서 램 1, 2(12)(13)교호로 데이타신호를 기록 및 리드(읽기)되게 연결구성하여 콘트롤 신호(E : 제4도 참조)로 제어되는 멀티플렉서(15)를 통하여 출력되게 구성하되 콜트롤 신호(E : 제4도 참조)에 의해 제어되는 멀티플렉스(17)(18)에 의해서 14진 및 16진 카운터(14)(16)의 어드레스 펄스 신호가 램1, 2(12)(13)에 교호로 인가되게 구성한 것이다.FIG. 3 is a detailed circuit diagram of a memory buffer according to the present invention. The data signal is alternately transmitted to RAM 1, 2 (12) and 13 in a demultiplexer 11 whose driving is controlled by a control signal E (see FIG. 4). It is configured to be connected to write and read (read), and to be output through the multiplexer 15 controlled by the control signal (E: FIG. 4), but multiplex controlled by the Coltrol signal (E: FIG. 4). (17) and (18) are configured such that the address pulse signals of the 14- and hexadecimal counters 14 and 16 are alternately applied to the RAM 1, 2 (12) and 13.

여기서 디멀티플렉서(11)와 멀티플렉서(15)(17)(18)는 인가되는 상태신호를 콘트롤 신호(E : 제4도 참조)에 의하여 각기 다른 라인으로 출력시키는 집적소자인 것이다.Here, the demultiplexer 11 and the multiplexers 15, 17 and 18 are integrated devices for outputting the applied state signal to different lines by the control signal E (see FIG. 4).

이와 같이 구성된 본 발명에서 제2도와 같이 헤드를 통하여 출력되는 데이타가 각 트랙에서 각 동기 검춤부에 인가되게되나 전술한 바와 같이(제1도)헤드의 기록 및 재생시기가 일치되지 않게 된다.In the present invention configured as described above, the data output through the head is applied to each synchronous detection unit in each track as shown in FIG. 2, but the recording and reproducing timings of the head do not match as described above (FIG. 1).

먼저 트랙 1의 데이타 신호가 복조회로(BP₁)를 통하여 출력되는 동작을 살펴보면 트랙 1의 헤드를 통하여 인가되는 데이타 신호 중 동기신호가 1bit씩 동기검출부(1)에 인가되어 31.25KHZ의 클럭신호(A : 제4도 참조)에 의하여 동기신호가 검출되게 되고 검출된 동기 신호와 140bit의 데이타 신호는 레지스터(2)에 1bit씩 저장되어 3.125KHZ(B : 제4도 참조)의 클럭 신호에 하여 10bit씩 메모리 버퍼(3)에 인가되게 되며 메모리 버퍼(3)이 출력 데이타 버퍼(4 : 3-스테이트 버퍼임)에 인가되어 카운터 게이트로 구성된 펄스 (a : 제4도 참조)에 의하여 출력되게 되는 것으로 트랙 1의 복조회로(BP₁)와 동일하게 구성시킨 각 복조회로(BP₂-BP₁₀)도 동일한 구동을 하게 된다. 그리고 각 복조회로(BP₁-BP₁₀)의 3-스테이트 버퍼에 저장된 데이타 상태신호는 제4도의 a부터j까지의 클럭펄스에 의하여 순차적으로 EP 롬(6)에 인가되어 10bit의 데이타 신호를 8bit의 데이타 신호로 변환시킨 후 레지스터(5)를 통하여 출력되게 된다.First, the operation of outputting the data signal of track 1 through the demodulation circuit BP ₁ shows that the synchronization signal 1 bit of the data signal applied through the head of track 1 is applied to the synchronization detection unit 1 by 1 bit so that a clock signal of 31.25KHZ The synchronization signal is detected by (A: FIG. 4), and the detected synchronization signal and the 140-bit data signal are stored in the register 2 one bit at a time of 3.125KHZ (B: FIG. 4). 10 bits are applied to the memory buffer 3, and the memory buffer 3 is applied to the output data buffer (4: 3-state buffer) to be outputted by a pulse configured as a counter gate (a: FIG. 4). Therefore, each demodulation circuit (BP ₂ -BP ₁₀ ) configured in the same manner as the demodulation circuit (BP ₁ ) of the track 1 also drives the same drive. The data state signals stored in the 3-state buffers of the respective demodulation circuits BP ₁ to BP ₁₀ are sequentially applied to the EP ROM 6 by clock pulses a to j in FIG. The data is converted into an 8-bit data signal and then output through the register 5.

본 발명은 이러한 복조회로(BP₁-BP₁₀)중 메모리버퍼(3)에 관한 것으로 메모리 버퍼(3)는 제3도에 도시된 바와 같으며 이를 상세히 설명하면 다음과 같다.The present invention relates to the memory buffer (3) of the demodulation circuit (BP ₁ -BP ₁₀ ) is the memory buffer 3 as shown in Figure 3 and described in detail as follows.

먼저 본 발명에 멀티플렉서(11)(15)(17)(18) 콘트롤용 콘트롤 신호(E : 제4도 참조)는 각 트랙간의 비틀어짐을 막는데 이용하는 것으로 콘트롤 신호(E : 제4도 참조)의 1주기당 31.25KHZ의 펄스가 150번 하이(High)와 로우(LOW)를 반복하게 된다(A : 제4도 참조).First, in the present invention, the control signal for controlling the multiplexers 11, 15, 17, and 18 (E: FIG. 4) is used to prevent distortion between tracks. A pulse of 31.25KHZ per cycle is repeated 150 high and low (A: see FIG. 4).

이러한 멀티플렉서 콘트롤 신호(E : 제4도 참조)는 각 복조회로(BP₁-BP₁₀)의 동기 검출부에서 가장 먼저 검출되는 동기 신호가 검출된 후에 31.25KHZ의 주기 펄스로 8클럭이 지나면 로우에서 하이로 되게 하고 그 이후 31.25KHZ펄스가 150번 하이로 로우를 반복할때마다 그 레벨이 바뀌게 된다.The multiplexer control signal (E: see FIG. 4) is low when 8 clocks have passed with a periodic pulse of 31.25KHZ after the first synchronization signal detected by the synchronization detection unit of each demodulation circuit (BP ₁ -BP ₁₀ ) is detected. It goes high and then the level changes each time the 31.25KHZ pulse repeats low 150 times.

따라서 이러한 콘트롤 신호(E : 제4도 참조)를 이용하여 각 멀티플렉서(11)(15)(17)(18)을 제어해 주므로써 램1, 2(12)(13)에서 라이트/리드 동작을 반복하겔 되어 각 트랙간에 8클럭이 벗어나도 재생시에는 정확히 그 시점을 맞출수 있게 된다.Therefore, the control signals (E: see FIG. 4) are used to control the multiplexers 11, 15, 17, and 18 to execute the write / read operation in the RAM 1, 2 (12) and 13. Repeatedly, even if 8 clocks are lost between tracks, the correct timing can be achieved during playback.

이때 본 발명에서 가장 먼저 검출되는 동기 신호는 트랙 1의 동기신호이다.In this case, the first synchronization signal detected in the present invention is the synchronization signal of track 1.

따라서 콘트롤 신호(E : 제4도 참조)가 로우로 각 멀티플렉서(11)(15)(17)(18)에 디멀티플렉서(11)는 10bit의 데이타신호를 램1(12)에 인가시켜주고 멀티플렉서(17)는 14진 카운터(14)의 펄스를 라이트 어드레싱 펄스로 램1(12)에 인가시켜 주게 되며 멀티플렉서(18)는 16진 카운터(16)의 펄스를 리드 어드레싱 펄스로 램2(13)에 인가시켜 주게 되고 멀티플렉서(15)는 램2(13)에서 리드된 데이타신호를 10bit씩 다음단의 3-스테이트 버퍼에 인가시켜 주게 되므로써 콘트롤 신호(E : 제4도 참조)에 의하여 램1(12)은 라이트 동작을 하고 램2(13)는 리드동작을 하게 된다.Therefore, the control signal (E: see FIG. 4) is low, and each of the multiplexers 11, 15, 17, 18 demultiplexer 11 applies a 10-bit data signal to RAM 1 (12) and multiplexer ( 17) applies the pulse of the 14-degree counter 14 to the RAM 1 (12) as a write addressing pulse, and the multiplexer 18 applies the pulse of the hexadecimal counter 16 to the RAM 2 (13) as a read addressing pulse. The multiplexer 15 applies the data signal read from the RAM 2 13 to the next three-state buffer by 10 bits so that the RAM 1 (12) is controlled by the control signal E (see FIG. 4). ) Performs a write operation and the RAM 2 13 performs a read operation.

그러나 콘트롤 신호(E : 제4도 참조)가 하이로 인가되면 각 멀티플렉서(11)(15)(17)(18)의 동작은 반대로 되어 램1(12)의 리드동작을 하고 램2(13)가 라이트 동작을 하게 된다. 따라서 콘트롤 신호(E : 제4도 참조)가 로우로 인가되게 되면 10bit의 데이타 신호는 디멀티플레서(11)에서 램1(12)로 데이타 신호를 인가시켜 주어 멀티플렉서(17)를 통하여 인가되는 14진 카운터 (14)의 라이트 어드레싱 펄스에 의하여 램1(12)에 라이트되게 되고 램2(13)에 기록된 데이타 신호는 멀티플렉서(18)에 통하여 인가되는 16진 카운터(16)의 리드 어드레싱 펄스에 의하여 리드된 후 멀티플렉서(15)를 통하여 출력되게 되는 것이다.However, when the control signal (E: see FIG. 4) is applied high, the operations of the multiplexers 11, 15, 17, and 18 are reversed to perform the read operation of RAM 1 (12) and RAM 2 (13). Will perform a write operation. Therefore, when the control signal (E: see FIG. 4) is applied low, the 10-bit data signal is applied through the multiplexer 17 by applying the data signal from the demultiplexer 11 to the RAM 1 (12). The data address written to RAM 1 (12) by the write addressing pulse of the binary counter 14 and the data signal written to RAM 2 (13) are applied to the read addressing pulse of the hexadecimal counter 16 applied through the multiplexer 18. After being read by the multiplexer 15 is output.

이때 14진 카운터(14)는 16진 카운터(16)는 클럭펄스(B : 제4도 참조)에 의하여 동작되게 되고 램1(12) 및 램 2(13)는 서로 상반되어 인가되는 클럭펄스(

제4도 참조)에 의하여 동작하게 된다.At this time, the hexadecimal counter 14 is the hexadecimal counter 16 is operated by the clock pulse (see B: 4) and the RAM 1 (12) and RAM 2 (13) are applied to the clock pulse (

4).

이때 라이트 할때 14진 카운터(14)의 출력은 라이트 어드레싱 펄스로 하는 것은 140bit의 데이타 10bit씩 라이트 시키기 때문이며 리드할 때 16진 카운터(16)의 출력을 리드 어드레싱 펄스로 하는 것은 양쪽의 동기 신호 10bit와 140bit의 데이타를

로 하여 리드시키기 때문이다.At this time, the output of the hexadecimal counter 14 is a write addressing pulse because it writes data of 10 bits of 140 bits, and the output of the hexadecimal counter 16 is a read addressing pulse when bit is read. And 140 bits of data

This is because it leads to this.

결국 데이타 신호는 코트롤 신호(E : 제4도 참조)에 의하여 램1, 2(12)(13)에 교호로 라이트/리드되게되고 라이트 될때에는 14진 카운터(14)의 출력을 라이트 어드레싱 펄스로 하고 리드 될때에는 16진 카운터(16)의 출력을 리드 어드레싱 펄스로 하는 것이다.Eventually, the data signal is alternately written / read to RAM 1, 2 (12) and 13 by the co-roll signal (E: see FIG. 4), and when written, writes the output of the 14-counter counter 14 to the write addressing pulse. When it is read, the output of the hexadecimal counter 16 is a read addressing pulse.

따라서 복조회로(BP₁)의 메모리 버퍼(3)와 동일하게 구성시킨 각 복조회로(BP₂-BP₁₀)의 메모리 버퍼도 상기와 같은 동일한 동작을 하게 된다.Therefore, the memory buffer of each demodulation was configured identically with the memory buffer 3 of the demodulation _{_{(BP 1) (BP 2 -BP}} 10) is also the same operation as described above.

이와 같은 각 복조회로(BP₁-BP₁₀)의 메모리 버퍼에서 출력되는 데이타 신호는 3-스테이트 버퍼에 인가되어 제4도의 a에서 j가지의 펄스에 의하여 순차적으로 EP 롬 (6)에 인가되어 10bit의 데이타 신호가 8bit의 데이타 신호로 변환된 후 레지스터(5)를 통하여 출력되게 함으로써 회조적으로 테이프에 기록 및 재생되는 시점을 일치시킬 수가 있는 것이다.The data signals output from the memory buffers of the respective demodulation circuits BP ₁ to BP ₁₀ are applied to the 3-state buffer and sequentially applied to the EP ROM 6 by j pulses in a of FIG. By converting the 10-bit data signal into an 8-bit data signal and outputting it through the register 5, it is possible to match the time points recorded and reproduced on the tape in a grayscale.

이상에서와 같이 본 발명은 메모리 버퍼의 램 1, 2가 교호로 리디/라이트되게 제어하여 출력되므로써 순차적으로 구동하는 출력부 버퍼로 복조되는 데이타 신호를 연속적으로 얻을 수 있어 트랙간의 재생 시점이 다르더라도 정확한 재생 데이타 신호를 얻을 수 있는 디지탈 오디오기기의 복조기 인터페이스 회로를 제공할 수가 있는 것이다.As described above, according to the present invention, since the RAMs 1 and 2 of the memory buffer are controlled to be read / write alternately, the data signals demodulated to the output buffer which are sequentially driven can be continuously obtained, so that even if the playback time between tracks is different. It is possible to provide a demodulator interface circuit of a digital audio device capable of obtaining an accurate reproduction data signal.

Claims

Output to the register 5 by the state signal which is applied through the head multi-stage configuration of (BP ₁₎ in the demodulation to be output buffer 4 from the memory buffer 3 through the register 2 in the pulse detection unit (1) In the circuit for controlling the operation of the demultiplexer 11 and the multiplexers 15, 17, and 18 by the control signal E, the demultiplexer 11 stores the data signals in the RAM 1, 2 (12). (13) alternately write / lead, and the multiplexer (17) (18) outputs the outputs of the 14-degree counter (14) and hexadecimal counter (16) to the RAM 1, 2 (12), 13 as addressing pulses. An interface circuit for demodulating a digital audio device, the memory buffer (3) being applied and configured to configure a memory buffer (3) such that the read outputs of the RAM 1, 2 (12) (13) are output through the multiplexer (15).