KR900007063B1 - Network clock priority decision selection circuit - Google Patents

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Abstract

The circuit for supplying the clock according to the priority of the circuit part when in failure of the telephone exchange system comprises a first means (100) supervising output state of a reference clock generator (1) and providing pulses in a first single stable multivibrator (MMV1), a second means (200) supervising output state of a reproducing pulse generator (2) and providing pulses in a second MMV2, a third means (300) supervising a self-clock generator (3) and providing pulses in a third MMV3, a fourth means (400) localising the outputs of the MMV1, and MMV2, and a fifth means (500) selecting the clock from the generators (1-3).

Description

교환시스템에 있어서 망동기클럭 우선순위결정 선택회로Network Synchronization Priority Selection Selection Circuit in Switching System

제 1 도는 교환시스템 망구성도.1 is a network diagram of the exchange system.

제 2 도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

제 3 도는 본 발명에 따른 제 2 도의 동작파형도.3 is an operational waveform diagram of FIG. 2 according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 포준클럭 발생부 2 : 재생클럭 발생부1: quarter clock generator 2: regeneration clock generator

3 : 자체클럭 발생부 R1-R3 : 저항3: self-clock generator R1-R3: resistance

C1-C3 : 캐패시터 IC4-IC5 : 오아게이트C1-C3: Capacitor IC4-IC5: Oagate

IC6-IC8 : 스테이트버퍼 MMV1-MMV3 : 제1- 3 단안정 멀티바이브레타IC6-IC8: State buffer MMV1-MMV3: No. 1-3 monostable multivibrator

본 발명은 교환시스템 망에 있어서 기능에 따라 우선순위별 고장시 클럭 공급회로에 관한 것으로써, 특히 하드웨어적으로 입력 클럭의 고장 유무를 검출하고 소프트웨어의 콘트롤 없이 자동으로 고장즉시 다음 우선순위의 클럭입력을 선택하여 공급할 수 있는 교환시스템에 있어서 망동기클럭 우선순위결정 선택회로에 관한 것이다.The present invention relates to a clock supply circuit in case of failure by priority according to a function in a switching system network. In particular, the present invention detects a failure of an input clock in hardware and automatically inputs a clock of the next priority immediately upon failure without software control. The present invention relates to a network synchronizer prioritization selection circuit in an exchange system that can be supplied by selecting.

일반적으로 교환기 시스템을 제 1 도와 같이 망동기방식으로 구성할 경우 표준클럭 발생장치가 비싸기 때문에 시스템별로 따로 사용하지 않는다.In general, when the exchanger system is configured in the network synchronous manner as shown in FIG. 1, the standard clock generator is expensive, so it is not used separately.

그리고 시스템별로 별개의 시스템 클럭을 사용하여서는 시스템의 망동기를 맞추기 어렵기 때문에 어느 한개의 중앙시스템에만 표준클럭을 사용하고 나머지 시스템에서는 표준클럭으로 부터 재생한 출력을 여러 시스템에 공급하거나 시스템에 따라 자체클럭을 사용하기도 한다.In addition, since it is difficult to synchronize the system with a separate system clock for each system, the standard clock is used only for one central system, and the rest of the systems supply the output reproduced from the standard clock to several systems, or according to the system itself. Also used.

상기 클럭의 우선순위를 보면 표준클럭이 가장 순위가 높고, 다음 순위는 연정시스템으로 부터 입력되는 재생클럭이며 최악의 경우에 사용되는 시스템 내부 자체클럭이 선택된다.In the priority of the clock, the standard clock is the highest rank, the next rank is the regeneration clock input from the federation system, and the system internal clock used in the worst case is selected.

그러나 종래의 망동기방식에서는 우선순위별로 하드웨어적인 방법에 의해 입력클럭의 고장유무를 검출하여 마이크로프로세서나 그의 마이콤에 알리면 이를 소프트웨어적으로 처리하여 이에 따라 발생되는 제어신호에 의해 우선순위에 따라 클럭을 선택하여 왔었다. 이로 인하여 클럭선택 공급이 늦어지고, 프로세서에의해 별도로 처리되므로 시스템 구성에 복잡함이 따르는 문제점이 있었다.However, the conventional network synchronizer detects the presence of a failure of an input clock by a hardware method by priority and informs the microprocessor or its microcomputer of the software and processes the clock by the control signal generated accordingly. Had been chosen. As a result, the clock selection supply is delayed and is separately processed by the processor, which causes a complicated system configuration.

따라서 본 발명의 목적은 시스템 클럭고장 유무를 하드웨어적으로 검출하고 동작에 따라 하드웨어적으로 우선순위대로 클럭을 자동으로 절정 및 선택하여 신속히 공급할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit that detects the presence or absence of a system clock failure in hardware and automatically supplies the clock by automatically cutting and selecting the clock according to the hardware priority.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명에 따른 회로도로써 소정 표준클럭을 발생하는 표준클럭 발생부(1)와, 시스템 자체적으로 필요한 클럭을 발생하는 자체 클럭 발생부(3)와, 인접 시스템부로 부터 입력되는 상기 표준 클럭 발생부(1)의 표준클럭을 시스템에서 재생하여 공곱하는 재생클럭 발생부(2)와, 상기 표준클럭 발생부(1)의 출력상태를 감지하며 저항(R3)과 캐패시터(C3)의 시정수에 의해 펄스폭이 결정되어 제 1 단안정 멀티바이브레타(MMV1)에서 소정 펄스를 발생하는 제 1 수단(100)과, 상기 재생클럭 발생부(2)의 출력 상태를 감지하며 저항(R2)과 캐패시터(C2)의 시정수에 의해 소정 펄스폭이 결정되어 제 2 단안정 멀티바이브레타(MMV2)에서 소정 펄스를 발생하는 제 2 수단(200)과, 상기 자체클럭 발생부(3)의 출력상태를 감지하여 저항(Rl)과 캐패시터(C1)의 시정 수에 의해 펄스폭이 결정되어 제 3 단안정 멀티바이브레타(MMV3)에서 소정 펄스를 발생하는 제 3 수단(300)과, 상기 제 3 단안정 멀티바이브레타(MMV3)의 출력단(

Figure kpo00001
)과 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단(Q)과 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)을 오아게이트(IC5)의 입력단에 연결하고 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단(
Figure kpo00002
)과 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)을 오아게이트(IC4)의 입력단에 연결하여 상기 각 출력단(Q,
Figure kpo00003
)을 논리화하는 제 4 수단(400)과, 상기 제 1 수단(100)의 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(
Figure kpo00004
)의 출력에 따라 3-스테이트버퍼(IC8)를 인에이블하여 상기 표준클럭 발생부(1)의 발생클럭을 선택하고 상기 오아게이트(IC4)의 출력에 따라 3-스테이트버퍼(IC7)를 인에이블하여 상기 재생클럭 발생부(2)의 재생클럭을 선택하며 상기 오아게이트(IC5)의 출력에 따라 3-스테이트버퍼(IC6)를 인에이블하여 상기 자체클럭 발생부(3)의 발생클럭을 선택하는 제 5 수단(500)으로 구성된다.2 is a circuit diagram according to the present invention, a standard clock generator 1 for generating a predetermined standard clock, a self clock generator 3 for generating a clock required by the system itself, and the standard clock inputted from an adjacent system unit. A regeneration clock generator 2 which regenerates and standardizes the standard clock of the generator 1, and detects the output state of the standard clock generator 1 and time constants of the resistor R3 and the capacitor C3. The pulse width is determined by the first means 100 for generating a predetermined pulse in the first mono-stable multi-vibrator (MMV1), and the output state of the regeneration clock generator 2 and detects the resistance (R2) and The output state of the self-clock generator 3 and the second means 200 for generating a predetermined pulse in the second monostable multivibrator MMV2 by determining the predetermined pulse width by the time constant of the capacitor C2. Is detected by the time constants of resistor Rl and capacitor C1. The output terminal of the third means 300, the third monostable multi-vibrator Alpharetta (MMV3) to the width determined generates a predetermined pulse in the third monostable multi-vibrator Alpharetta (MMV3) (
Figure kpo00001
) And an output terminal Q of the second single-stable multivibrator MMV2 and an output terminal Q of the first single-stable multivibrator MMV1 to an input terminal of an oragate IC5 and Output stage of stable multivibrator (MMV2)
Figure kpo00002
) And the output terminal Q of the first single-stable multivibrator MMV1 to the input terminal of the OR gate IC4, respectively.
Figure kpo00003
) And an output terminal of the first monostable multivibrator (MMV1) of the first means (100)
Figure kpo00004
Enable the 3-state buffer IC8 according to the output of the power amplifier, select the generation clock of the standard clock generator 1, and enable the 3-state buffer IC7 according to the output of the OR gate IC4. Select the regeneration clock of the regeneration clock generator 2 and enable the 3-state buffer IC6 according to the output of the oracle IC5 to select the generation clock of the self-clock generator 3 The fifth means 500 is comprised.

제 3 도는 본 발명에 따른 동작파형도로서, (3a)는 입력클럭 예이고, (3b)는 제 1-3 단안정 멀티바이브레타(MMV1-MMV2)의 출력파형 예이다.3 is an operation waveform diagram according to the present invention, where 3a is an example of an input clock, and 3b is an example of an output waveform of the first to third monostable multivibrators MMV1 to MMV2.

따라서 본 발명의 구체적 일실시예를 제 2, 3 도를 참조하여 상세히 설명하면, 표준클럭 발생부(1)의 클럭이 제 3 도(3a)와 같이 제 1 단안정 멀티바이브레타(MMV1)에 입력하면 저항(R3)과 캐패시터(C3)에 의해 출력펄스폭이 결정되어 제 1 단안정 멀티바이브레타(MMVl)의 출력단(Q)은 제 3 도 (3b)와 같이 출력되며, 제 1 단안정 멀티바이브레타(MMV1)의 출력단(

Figure kpo00005
)의 상기 (3b)의 반전신호로 "로우"가 출력되어 3-스테이트 버퍼(IC8)을 인에이블하면 표준클럭 발생부(1)의 발생클럭을 선택하여 시스템 클럭으로 공급된다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3, and the clock of the standard clock generator 1 is applied to the first monostable multivibrator MMV1 as shown in FIG. When input, the output pulse width is determined by the resistor R3 and the capacitor C3, and the output terminal Q of the first single-stable multivibrator MMVl is output as shown in FIG. 3 (3b), and the first single-stable Output stage of multivibrator (MMV1)
Figure kpo00005
When " low " is output as the inverted signal of (3b) of FIG. 3 and the 3-state buffer IC8 is enabled, the generation clock of the standard clock generator 1 is selected and supplied to the system clock.

이때 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)의 "하이"신호에 의해 오아게이트(IC4, IC5)의 출력은 "하이"가 되어 3-스테이트버퍼(IC7, IC8)를 디스에이블(Disable)하므로 다른 클럭의 입력은 차단된다. 즉, 상기 제 1 단안정 멀티바이브레터(MMV1)의 출력단(Q)은 "로우"에서 "하이"로 변하는 시간에서 주기(T)=t×R3×C3(t는 MMV의 종류에 따라 설정되는 값)만큼 "하이"상태를 유지하고, 상기 주기(T)이내에 (3a)와 같이 입력이 "로우"에서 "하이"로 다시 변환되면 또 상기 주기(T)만큼 유지하므로 제 3 도(3b)와 같이 출력단(

Figure kpo00006
)의 출력이 3-스테이트버퍼(IC8)를 인에이블시키게 된다.At this time, the output of the OR gates IC4 and IC5 becomes “high” by the “high” signal of the output terminal Q of the first monostable multivibrator MMV1, thereby disabling the 3-state buffers IC7 and IC8. This disables the input of the other clock. That is, the output terminal Q of the first monostable multivibrator MMV1 has a period T = t × R3 × C3 (t is set according to the type of MMV at the time of changing from “low” to “high”). Value), and if the input is converted back from " low " to " high " such as (3a) within the period T, it is also maintained for the period T. Output stage (
Figure kpo00006
) Will enable the 3-state buffer (IC8).

따라서 상기 표준클럭 발생부(1)의 표준클럭이 입력되는 한 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)이 "하이"상태를 유지하므로 오아게이트(IC4, IC5)의 출력은 "하이"가 되어 3-스테이트버퍼(IC6, IC7)는 인에이블 되지 않고 3-스테이트버퍼(IC8)만 인에이블하게 되므로 표준클럭만 선택 공급하게 된다.Therefore, as long as the standard clock of the standard clock generator 1 is input, the output terminal Q of the first single-stable multivibrator MMV1 remains “high” so that the outputs of the OR gates IC4 and IC5 are "High", the 3-state buffer (IC6, IC7) is not enabled, and only the 3-state buffer (IC8) is enabled, so only the standard clock is supplied.

상기 표준클럭 발생부(1)가 고장이 나서 재생클럭이 공급되면 제 2 단안정 멀티바이브레타(MMV2)의 출력은 저항(R2), 캐패시터(C2)의 시정수에 의해 소정 펄스폭을 갖고 제 3 도와 같이 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단(Q)의 상태가 "하이"로 출력되어 오아게이트(IC5)를 통해 "하이"가 출력되므로 3-스테이트버퍼(IC6)를 디스에이블시키고, 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(

Figure kpo00007
)의 출력에 의해 3-스테이트버퍼(IC8)를 디스에이블시키며, 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)의 "로우"와, 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단(
Figure kpo00008
)의 "로우"에 의해 오아게이트(IC4)의 출력이 "로우"가 되어 3-스테이트버퍼(IC7)를 인에이블하여 재생클럭발생부(2)의 클럭을 시스템에 공급한다. 상기 표준 및 재생클럭발생부(1, 2)가 고장이나서 클럭입력이 없고 자체클럭 발생부(3)의 입력이 있을 경우 상기와 같이 제 3 단안정 멀티바이브레타(MMV3)의 출력단(
Figure kpo00009
)이 "로우"이고, 상기 제 1, 2 단안정 멀티바이브레타(MMV1, MMV2)의 출력단(Q)이 "로우"이므로 오아게이트(IC5)의 출력은 "로우"가 되어 3-스테이트버퍼(IC6)을 인에이블하므로 자체클럭발생부(3)의 클럭을 시스템으로 공급한다.When the standard clock generator 1 fails and the regeneration clock is supplied, the output of the second single-stable multivibrator MMV2 has a predetermined pulse width by the time constants of the resistor R2 and the capacitor C2. As shown in FIG. 3, the state of the output terminal Q of the second single-stable multivibrator MMV2 is output as "high" and "high" is output through the OR gate IC5, thereby disabling the 3-state buffer IC6. Enable the output terminal of the first mono-stable multivibrator (MMV1)
Figure kpo00007
Disables the 3-state buffer IC8 by the output of < RTI ID = 0.0 >)< / RTI > and " low " of the output stage Q of the first monostable multivibrator MMV1 and the second monostable multivibrator MMV2. Output at
Figure kpo00008
The output of the OR gate IC4 becomes " low " by enabling " low " to enable the 3-state buffer IC7 to supply the clock of the regeneration clock generator 2 to the system. If the standard and regeneration clock generators 1 and 2 fail and there is no clock input and there is an input of the self-clock generator 3, the output stage of the third single-stable multivibrator MMV3 as described above (
Figure kpo00009
) Is " low ", and the output terminal Q of the first and second single-stable multivibrators MMV1 and MMV2 is " low ", so that the output of the oragate IC5 is " low " Since the IC6) is enabled, the clock of the self-clock generator 3 is supplied to the system.

상기 표준, 재생, 자체클럭 고장유무에 따라 우선순위 선택을 간추려 보면 하기 표1과 같다.Table 1 summarizes the priority selection based on the standard, regeneration, and self-clock failure status.

Figure kpo00010
Figure kpo00010

상술한 바와 같이 시스템 클럭 고장 유무에 따라 하드웨어적으로 신속히 자동으로 검출하여 우선순위별로 선택 공급할 수 있는 이점이 있다.As described above, there is an advantage in that hardware can be automatically and quickly detected and selected and supplied according to priority according to the system clock failure.

Claims (1)

표준클럭 발생부(1)와 재생클럭 발생부(2)와 자체클럭 발생부(3)를 구비한 교환기 시스템의 우선순위 선택회로에 있어서, 상기 표준클럭 발생부(1)의 출력상태를 감지하며 저항(R3)과 캐패시터(C3)의 시정수에 의해 펄스폭이 결정되어 제 1 단안정 멀티바이브레타(MMV1)에서 소정 펄스를 발생하는 제 1 수단(100)과, 상기 재생클럭 발생부(2)의 출력 상태를 감지하며 저항(R2)과 캐패시터(C2)의 시정수에 의해 소정 펄스폭이 결정되어 제 2 단안정 멀티바이브레타(MMV2)에서 소정 펄스를 발생하는 제 2 수단(200)과, 상기 자체클럭 발생부(3)의 출력상태를 감지하며 저항(Rl)과 캐패시터(C1)의 시정 수에 의해 펄스폭이 결정되어 제 3 단안정 멀티바이브레타(MMV3)에서 소정 펄스를 발생하는 제 3 수단(300)과, 상기 제 3 단안정 멀티바이브레타(MMV3)의 출력단( )과 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단(Q)과 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)을 오아게이트(IC5)의 입력단에 연결하고 상기 제 2 단안정 멀티바이브레타(MMV2)의 출력단( )과 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단(Q)을 오아게이트(IC4)의 입력단에 연결하여 상기 각 출력단(Q, )의 출력을 논리화하는 제 4 수단(400)과, 상기 제 1 수단(100)의 상기 제 1 단안정 멀티바이브레타(MMV1)의 출력단( )의 출력에 따라 3-스테이트버퍼(IC8)를 인에이블하여 상기 표준클럭 발생부(1)의 발생클럭을 선택하고 상기 오아게이트(IC4)의 출력에 따라 3-스테이트버퍼(IC7)를 인에이블하여 상기 재생클럭 발생부(2)의 재생클럭을 선택하며 상기 오아게이트(IC5)의 출력에 따라 3-스테이트버퍼(IC6)를 인에이블하여 상기 자체클럭 발생부(3)의 발생클럭을 선택하는 제 5 수단(500)으로 구성됨을 특징으로 하는 교환시스템에 있어서 망동기클럭 우선순위 결정 및 선택회로.In a priority selection circuit of an exchange system having a standard clock generator (1), a regeneration clock generator (2), and a self-clock generator (3), it detects the output state of the standard clock generator (1). The pulse width is determined by the time constants of the resistor R3 and the capacitor C3, and the first means 100 for generating a predetermined pulse in the first monostable multivibrator MMV1 and the regeneration clock generator 2 The second means 200 for detecting the output state of the and the predetermined pulse width is determined by the time constant of the resistor (R2) and the capacitor (C2) to generate a predetermined pulse in the second monostable multivibrator (MMV2) and The pulse width is determined by the time constant of the resistor Rl and the capacitor C1, and the third single-stable multivibrator MMV3 generates a predetermined pulse by sensing the output state of the self-clock generator 3. A third means 300, an output terminal of the third monostable multivibrator MMV3, and the second monocular The output terminal Q of the positive multivibrator MMV2 and the output terminal Q of the first monostable multivibrator MMV1 are connected to the input terminal of the oragate IC5, and the second monostable multivibrator MMV2 is connected. Fourth means for logically outputting the outputs of the respective output terminals Q and by connecting the output terminal Q of the output terminal Q and the output terminal Q of the first single-stable multivibrator MMV1 to the input terminal of the OR gate IC4. 400 and the three-state buffer IC8 in accordance with the output of the output terminal () of the first mono-stable multivibrator MMV1 of the first means 100 to enable the standard clock generator 1. Select the generation clock of and enable the 3-state buffer IC7 according to the output of the oracle IC4 to select the regeneration clock of the regeneration clock generator 2 and to the output of the oracle IC5. A fifth state to enable the 3-state buffer IC6 to select the generated clock of the self-clock generator 3 accordingly; In the exchange system, it characterized in that consists of only 500, network synchronization clock prioritization and selection circuit.
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