KR900005762B1

KR900005762B1 - 교류 서어보 시스템

Info

Publication number: KR900005762B1
Application number: KR1019850003799A
Authority: KR
Inventors: 요시노리 나까니시
Original assignee: 도시바 기까이 가부시기가이샤; 이이무라 가즈오
Priority date: 1985-05-31
Filing date: 1985-05-31
Publication date: 1990-08-09
Also published as: KR860009537A

Abstract

내용 없음.

Description

교류 서어보 시스템

제1도는 종래의 서어보 시스템의 한 구성예를 나타낸 블록도.

제2도는 제1도의 전류 데이터 출력장치의 일예를 나타낸 블록도.

제3a,b도는 그 일부 동작예를 나타낸 타임챠트.

재4도는 제1도의 정류회로의 일예를 나타낸 회로구성도.

제5도는 그 동작예를 나타낸 파형도.

제6도는 종래의 서어보 시스템의 다른 구성예를 나타낸 블록도.

제7도는 본 발명의 한 실시예의 블록 구성도.

제8도는 그 처리 연산의 일부를 나타낸 플로우챠트.

제9도는 삼각파 AN, BN의 일예를 나타낸 도면.

제10도는 본 발명의 다른 실시예의 블록 구성도.

제11도는 그 처리 연산의 일부를 나타낸 플로우챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 컴퓨터(마이크로 프로세서, CPU) 2,23,27 : DA 변환기

3,4 : 샘플·홀드회로 15 : CPU

15A : 메모리 17,18 : AD 변환기

20 : 타코 제너레이터 30 : 전류데이터 출력장치

31 : 전류데이터 테이블 50 : 절대치화(化)회로

51 : 전압-주파수 변환기

본 발명은 고속 제어가 가능하며, 처리연산을 2대의 CPU(Central Processing Unit)에 의하여 분담하여 행하도록한 간이형 교류 서어보 시스템에 관한 것이다.

종래의 공작기계에서의 서어보계는 제어성면에서 직류 서어보계로 되어 있었다. 이것은 교류모터, 특히 유도모터는 정류자나 브러시 등의 기계적 접촉부분이 없고, 보수 하기가 간단하며, 견고하고, 더욱이 저렴하다는 잇점이 있음에도 불구하고 제어성이 나쁘기 때문에 정밀한 가변속 제어에는 부적당하다는 이유 때문이다.

그러나 근년에는 벡터제어등의 고도한 연산을 구사하여 견고하고 저렴한 교류모터를 높은 정밀도로 가변속 제어하는 방법이 제안되고 있다.

제1도는 이러한 교류 서어보계의 한예를 나타낸 것이며, CPU(1)로 부터의 디지털 서어보 지령(SV)을 아나로그 서어보 지령(AN)으로 변환하는 DA 변환기(2)와, 유도 모터(IM)의 회전축의 반 부하측으로 결합된 피이드백 요소로서의 타코 제너레이터(20)로 부터의 속도 신호(VS)와 아나로그 서어보 지령(AV)과의 속도 편차(EV)를 증폭기(21)를 거쳐서 디지털량(DEV)의로 변환하는 AD 변환기(22)와, 이 AD 변환기(22)로 부터의 디지털량(DEV)에 대응하여 전류데이터 테이블(31)로부터 전류 피이크 지령치(INX)를 해독하여 출력하는 전류 데이터 출력장치(30)와 이 전류 데이터 출력장치(30)으로 부터의 전류 피이크 지령치(IMX)를 아날로그량(AIM)으로 변환하는 DA 변환기(23)와, 이 DA 변환기(23)로 부터의 아날로그 전류피이크 지령치(AIM)와 전류검출기(12),(14),(13)에서 검출된 (I_R),(I_S),(I_T)를 정류회로(40)에 의하여 전파정류(全波整流)하여 평균화된 피이드백 전류 평균치(SI)와의 전류편차(IE)를 증폭기(24)를 거쳐서 디지털량(DIE)으로 변환하는 AD 변환기(25)와, 속도편차(EV)의 계수기(26)에 의한 계수 배 신호(KEV) 및 속도 신호(VS)의 합(VSE)의 절대치를 구하는 절대치화 회로(50)와, 이 절대치화 회로(50)의 절대치 출력 전압(AVS)을 주파수지령(FRQ)으로 변환하는 전압-주파수변환기(51)와, 이 전압-주파수 변환회로(51)로부터의 주파수 지령(FRQ)과 CPU(1)로 부터의 디지털 서어보 지령(SV)에 의하여 주파수 성분을 나타낸 정현파 신호(CS)를 형성하는 정현파 형성회로(60)와, 이 정현파 형성회로(60)로 부터의 정현파 신호(CS)와 AD 변환기(25)로 부터어 디지털 편차량(DIE)을 승산하는 승산기(70)와, 이 승산기(70)의 출력(MD)으로 부터의 아나로그의 모터 전류지령(MI)을 구하는 DA 변환기(27)와, 피이드백 요소로서의 리졸버(28)의 출력(RS)으로부터 위치 및 속도데이타(PV)를 구하여 CPU(1)에 입력하는 피이드백 장치(80)를 설치한 것이다.

그래서 모터 전류지령(MI)은 타이밍 신호(CA3),(CB3)에 의하여 샘플링되는 샘플 홀드 회로(3),(4)에 주어지고, 샘플 홀드회로(3)의 홀드 출력(H₁)이 증폭기(5)로 증폭되며, 그 출력(M_R)이 PWM(Pulse Width Modulation)의 증폭기(6)를 거쳐서 유도 모터(IM)의 R상 입력으로 되어 있다. 마찬가지로 샘플 홀드 회로(4)의 홀드 출력(H₂)이 증폭기(7)에 의하여 증폭되고, 그 출력(M_T)가 PWM의 증폭기(8)를 거쳐서 유도모터(IM)의 T상 입력으로 되어 있다. 그리고 R의 전류(M_R)와 T상의 전류(M_T)를 감산하여 S상의 전류(M_S)를 구하고, 이것을 PWM의 증폭기(10)에 의하여 증폭하여 유도모터(IM)의 S상 입력으로 하고 있다. 또 전류데이타 출력장치(30)는 제2도에 나타낸 바와 같이 P-ROM(Programmable Read Only Memory)등으로서 이루어진 전류 데이터 테이블(31)과 데이터를 해독하기 위한 해독 제어회로(32)로서 구성되어 있고, 해독 제어회로(32)는 시각 펄스(CP)를 계수하는 링 카운터(321)와, 이 링 카운터(321)의 계수출력(CN)에 의거하여 해독신호(AS),(RU)를 출력하는 디코더(322),(323)와, 래치회로(324), (325)로서 구성되어 있다. 또한 해독신호(AS),(RU)의 출력 타이밍은 제3a도 및 b도와 같이 되어 있으며, 래치회로(324)로 부터의 어드레스 데이터(ADD)에 대응하여 전류 데이터 테이블(31)로부터 사전에 기억되어 있는 전류 피이크 지령치(IMX)가 해독되도록 되어 있다.

여기서 전류 데이터 테이블(31)의 테이블 내용에 대하여 설명하면 유도모터의 여자 성분을 I_O, 토오크 성분을 I_TQ로 하였을 경우 삼상의 실전류 I_a, I_b,I_c는 벡터제어논리에서

로 된다. 그러므로 이 제어 방식으로서는 여자 성분(I_O) 및 토오크 성분(I_TQ)으로 부터 각상 전류(I_a),(I_b),(I_c)의 진폭치(I_S)를 구하는 산출과 위상(4)의 산출을 따로 따로 실행하도록 하고, 위상차도 다른 방법으로 설정한다. 따라서 여기에서는 이미 알고있는 여자 성분(I_O)으로 부터 토오크 성분(I_TQ)을 근거로 진폭치 I_S을 사전에 산출하여 두고 이들 데이터를 테이블화 하여 각 시점에 있어서 진폭치(I_S)를 산출한 것과 등가의 기능을 가지도록 하고 있다. 그러므로 전류 데이터 데이블(31)에는

인 관계로 데이터를 테이블로서 사전에 기억하여 두면된다. 구체적인 예로서 I_O=3.8 [A], I_TQMAX=28,8 [A]을 18비트 데이터로 2048의 분해능으로 하였을 경우의 데이터예를 표 1에 나타냈다.

[표 1]

또 정류회로(40)는 제4도에 나타낸 바와 같이 R상의 검출전류(I_R)를 전파정류하는 정류유니트(41)와, S상의 검출전류(I_S)를 전파 정류하는 정류 유니트(42)와, T상의 검출전류(I_T)를 전파정류하는 정류유니트(43)와 이들 정류 유니트(41)~(43)의 출력(RF1)~(RF3)을 입력저항(R1)~(R3) 및 피이드백 저항 (Rf)을 거쳐서 가산증폭하는 연산증폭기(44)로서 구성되어 있으며, 연산 증폭기(44)의 입·출력 사이에는 고조파잡음 성분을 제거하기 위한 필터(45)가 접속되어 있다. 그래서 정류 유니트(41)~(43)는 동일구성이기 때문에 정류 유니트(41)에 대하여 대략 설명하면 정류 유니트(41)는 각각 정입력단자(R411), (R412)를 거쳐서 점지된 연산증폭기(411),(412)를 가지며, 검출전류(I_R)가 저항(R143)을 거쳐 연산증폭기(411)의 부입력단자에 입력됨과 동시에 저항(R147)을 거쳐 연산증폭기(412)의 부입력단자에 입력되도록 되어 있다. 그리고 연산증폭기(411)의 입출력 사이에는 다이오드(D411)를 거쳐서 저항(R414) 및 콘덴서(C413)가 접속되어 있고, 연산증폭기(412)의 입출력 사이에는 저항(R416) 및 콘덴서(C414)가 접속되며, 연산증폭기(411)의 출력이 저항(R415)을 거쳐서 연산증폭기(412)의 부입력 단자에 입력되도록 되어 있다. 또 필터(45)는 콘덴서(C451) 및 저항(R451)의 직렬회로와 이에 병렬 접속된 콘덴서(C452)로서 구성되어 있다. 여기에서 검출전류(I_R)~(I_T)는

이며, 그 이상적인 전파정류 출력은 각각 제5도의 파형 Ⅰ~Ⅲ과 같이 된다. 그래서θ가 0°~60°에서의 전파정류 출력은 Sin(θ+60°)이며, 파형 Ⅰ~Ⅲ을 각각

로 하여 가산하면,

고 되며, 제5도의 파형Ⅳ가 전파정류출력(SI)으로 된다. 이렇게 하여 얻어지는 정류회로(40)로 부터의 전류평균치(SI)가 모터 전류 지령(AIM)에 크기 성분만으로 피이드백되는 것이다.

또한 피이드백 장치(80)는 리졸버(28)로 부터의 출력(RS)을 파형 정형하기 위한 파형정형회로(81)와, 리졸버 출력(RS)으로 부터의 유도모터(IM)의 회전축의 위치 데이터 및 속도데이터(PV)를 얻는 카운터(82)로서 구성되어 있다.

또한 계수기(28)의 계수(K_S)는 속도편차(EV)에 대한 슬립주파수의 배율로 설정되어 있으며 0°테이블(612) 및 120°테이블(613)은 더어멀 스위치등의 디지털 설정기로 구성되어 있다.

상술과 같은 구성에 있어서 CPU(1)는 리졸버(28) 및 피이드백 장치(80)를 거쳐서 유도모터(IM)의 회전축의 위치 및 속도 데이터(PV)를 입력하고 NC 테이프등으리 지정된 데이터와의 비교를 행함과 동시에 이동해야할 위치 및 속도 데이타를 포함한 서어보 지령(SV)을 연산하여 출력한다. 서어보 지령(SV)은 정현파 형성회로(60)에 입력됨과 동시에 DA 변환기(2)에 입력되어 아나로그량(AV)으로 변환되고, 타코 제너레이터(20)로 부터의 속도신호(VS)와의 편차(EV)가 증폭기(21)를 거쳐 AD 변환기(22)에 입력된다. AD 변환기(22)로 변환된 디지털 속도 변차(DEV)에 대응한 전류데이타, 즉 전류 피이크 지령치(IMX)를 전류 데이터 출력 장치(30)로 부터 해독하여 DA 변환기(23)에 입력하고, 정류회로(40)로부터 피이드백 전류평균치(SI)와의 편차(IE)를 증폭기(24)를 거쳐 AD 변환기(25)에 입력한다. 이에 따라 속도 편차(EV)에 상당하는 전류지령의 크기성분(DIE)이 디지털량으로 얻어지고, 승산기(70)에 입력된다.

한편 타코 제너레이터(20)로 부터의 속도 신호(VS)와, 속도편차(EV)의 계수기(26)에 의한 계수배신호(KEV)=KS·EV가 가산되어서 절대치화회로(50)에 입력되고, 그 절대치 출력 전류 (AVS)에 대응한 주파수 지령(FRQ)이 전압-주파수 변환기(51)로 부터 출력된다. 즉 정·역회전 방향의 여하에 관계없이 극성에 관계가 없는 주파수지령(FRQ)을 얻는다, 그러므로 주파수 지령(FRQ)은 서어보 지령(SV)과 함께 정현파 형성회로(60)에 입력되고 서어보 지령(SV)의 정·부에 대응하는 위상차를 가지고, 또한 실제 속도 및 속도 편차의 가산치(VSE)에 상당하는 주파수 성분의 정현파신호(CS)를 모터의 정·역회전에 관계가 없는 디지털량에 의하여 얻는다, 이렇게 얻어진 지령전류의 크기 성분(DIE)과 지령전류의 주파수 성분(CS)이 승산기(70)에 의해 승산되고 이에 의해서 모터 전류 지령(MD)을 얻을수가 있다. 그리고 이것을 DA 변환기(27)로 아나로그량의 모터전류 지령(MI)으로 변환하고, 상술한 타이빙 신호(CA3),(CB3)에 의하여 샘플·홀드 회로(3),(4)에 홀드하고, 유도모터(IM)를 디지털량으로 지시된 서어보 지령(SV)에 따라 가변속 제어한다. 또 유도모터(IM)의 R-S-T상의 전류는 전류검출기(12),(14),(13)에 의하여 검출되고, 정류회로(40)에 의하여 얻어진 상술과 같은 전류평균치(SI)가 전류피이크 지령치(AIM)로 피이드백 되며, 위상에 관계없는 크기의 성분만의 전류피이드백을 행하도록 되어 있다.

이러므로 유도모터(IM)는 CPU(1)로 부터의 서어보 지령에 따라서 가변속 제어된다.

제6도는 교류 서어보계의 다른예를 제1도에 대응시켜서 나타내는 것이며, 정류회로(40)가 제거되고 R상의 검출전류(I_R)가 샘플홀드회로(3)와 증폭기(5)의 사이에 피이드백 됨과 동시에 T상의 검출 전류(I_T)가 샘플 홀드 회로(4)와 증폭기(7)와의 사이에 피이드백 되어 있으며, S상의 전류검출기(14)는 제거되어서 S상의 검출전류(I_S)의 피이드백은 행하여지지 않는다. 또 DA 변환기(23), 증폭기(24) 및 AD 변환기(25)도 제거되고, 전류데이터 출력 장치(30)로 부터의 전류피이크 지령치(IMX)가 직접 승산기(70)에 입력되어서 지령전류의 주파수 성분(CS)과 승산되며, 이에따라 모터 전류지령(MD)을 얻고 있다.

이상과 같은 구성에 있어서 CPU(1)은 리졸버(28) 및 피이드백 장치(80)를 거쳐서 유도모터(IM)의 회전축의 위치 및 속도 데이터(PV)를 입력하고 NC 테이프등으로 지정된 데이터와의 비교를 행함과 동시에 이동해야할 위치 및 속도 데이터를 초함한 서어보 지령(SV)을 연산하여 출력한다. 서어보 지령(SV)은 정현파 형성회로(60)에 입력됨과 동시에 변환기(2)에 입력되어서 아나로그량(AV)으로 변환되고, 타코 제너레이터(20)로 부터의 속도신호(VS)와의 편차(EV)가 증폭기(21)를 거쳐서 AD 변환기(22)에 입력된다. AD 변환기(22)로 변환된 디지털 속도 편차(DEV)에 대응한 전류데이타, 즉 전류피이크 지령치(IMX)가 전류 데이터 출력장치(30)로부터 해독되어서 승산기(70)에 입력된다.

한편 타코 제너레이터(20)로 부터의 속도신호(VS)와 속도편차(EV)의 계수기(26)에 의한 계수배 신호(KEV)(=KS·EV)가 가산되어서 절대치화 회로(50)에 입력되어 그 절대치 출력전류(AVS)에 대응하는 주파수 지령(FRQ)가 전압-주파수 변환기(51)로부터 출력된다. 즉, 정·역회전방향 여하에 관계없이, 극성에 관계없는 주파수 지령(FRQ)를 얻는다. 그러므로 주파수 지령(FRQ)는 서어보 지령(SV)와 함께 정현파 형성 회로(60)에 입력되고, 서어보 지령(SV)의 정·부에 대응하는 위상차를 가지며 또한 현재 속도 및 속도편차의 가산치(VSE)에 상당하는 주파수 성분의 정현파 신호(CS)를 모터의 정·역회전에 관계없는 디지털량에 의하여 얻는다. 그리고 전류 피치이크 지령치(IMX)와 지령 젼류의 주파수 성분(CS)가 승산기(70)에 의하여 승산되고 이에 따라 모터 전류지령(MD)을 얻을 수가 있다. 그리고 이것을 DA 변환기(27)에 의하여 아나로그량의 모터 전류지령(MI)으로 변환하며, 타이밍 신호(CA3),(CB3)에 의하여 샘플·홀드 회로(3),(4)에 홀드한다. 그러므로 샘플 홀드 출력(H₁)과 유도모터(IM)의 R상 전류(I_R)와의 편차가 증폭기(5)에 의하여 증폭되고, 그 출력(M_R)이 PWM의 증폭기(6)를 거쳐서 유도모터(IM)의 R상 입력으로 되며, 마찬가지로 샘플·홀드 회로(4)의 홀드풀력(H₂)과 유도모터(IM)의 T상 전류(I_T)와의 편차가 증폭기(7)에 의하여 증폭되고, 그 출력(I_T)가 PWM의 증폭기(8)를 거쳐서 유도모터(I_M)의 T상 압력이된다. 그리고 R상의 전류(M_R) 및 T상의 전류(M_T)가 감산되어서 S상의 전류(M_S)로 되고, 이것은 증폭기(9),(10)에 의하여 증폭되어서 유도모터(I_M)의 S상 입력으로 되며, 유도모터(I_M)는 디지털량에 의하여 지시된 서어보 지령(SV)에 따라 가변속 제어된다.

이상과 같은 종래의 교류 서어보계에서는 서어보 지령(SV)으로 부터 모터 전류지령(MD)을 연산하는 과정을 아나로그식과 디지털식의 하이브리드 시스템에 의하여 행하고 있으며, 그 구성을 간단하게는 변경할 수 없다. 그런데 동일한 서어보지령(SV)에 대하여 모터 전류지령(MD)은 부하의 특성에 따라 상이하므로 각 부하마다 서어보 지령(SV)으로부터 모터 전류 지령(MD)을 연산하는 과정의 계수 등을 변경할 필요가 있고, 이렇게 하기 위해서는 연산 부분을 CPU(1)와는 별도의 CPU에 의한 디지털 연산으로 치환하는 편이 편리하다. 따라서 본 발명의 목적은 서어보 지령 이전의 처리 연산과 이후의 처리 연산을 2대의 CPU로 분담하여 행하도록 한 교류 서어보 시스템을 제공함에 있다.

이하에 본 발명을 설명한다.

제7도는 본 발명의 실시예의 블록 구성을 제1도에 대응시켜서 나타내는 것이며, 서어보 지령(SV)으로부터 모터 전류 지령(MD)을 연산하는 부분이 전용의 CPU(15)로 치환되어 있고, CPU(1)의 연산결과인 서어보 지령(SV)이 CPU(15)에 입력되도록 되어 있다. 또 CPU(15)에는 타코 제너레이터(20)로 부터의 속도신호(VS)가 AD 변환기(16)에 의하여 디지털량(DVS)으로 변환되어서 입력되는 것과 동시에 정류회로(40)로 부터의 피이드백 전류 평균치(SI)가 AD 변환기(17)에 의하여 디지털량(DSI)으로 변환되어 입력되도록 되어 있다. 또한 CPU(15)에는 표 1에 나타낸 전류 데이터 테이블(31)이나 정현파 테이블을 기억한 메모리(15A)가 접속되어 있고, CPU(15)는 이들의 정보에 의거하여 제8도에 나타낸 플로우챠트에 따라서 모터 전류 지령(MD)을 계산 하도록 되어 있다.

상술한 바와 같은 구성에 있어서 CPU(1)는 리졸버(28) 및 피이드백 장치(80)를 거쳐서 유도모터(IM)의 회전축의 위치 및 속도 데이터(PV)를 입력하고 NC 테이프등으로 지정된 데이터와의 비교를 행함과 동시에 이동해야할 위치 및 속도 데이터를 포함한 서어보 지령(SV)을 연산하여 CPU(15)에 입력한다. 또 CPU(15)에는 타코 제너레이터(20)로 부터의 속도신호(VS)가 AD 변환기(16)에 의하여 디지털량(DVS)으로 변환되어 입력됨과 동시에 정류회로(40)로 부터의 피이드백 전류 평균치(SI)가 AD 변환기(17)에 의하여 디지털 량(DSI)으로 변환되어서 입력된다. CPU(15)는 제8도의 플로우챠트에 따라 우선 서어보 지령(SV)으로부터 디지털 속도신호(DVS)를 감산하여 디지털 속도 편차(DEV)를 계산하고, 이 값에 따라 메모리(15A)의테이블(31)로부터 전류 피이크 지령치(IMX)를 해독하고, 이 전류 피이크 지령치(IMX)로 부터 디지털 피이드백 전류 평균차(DSI)를 감산하여 전류지령의 크기 선분(DIE)을 계산한다. 다음에 CPU(15)는 디지털 속도편차(DEV)에 계수(K_S)를 곱한고, 이것에 디지털 속도신호(DVS)를 가한 계산결과의 절대치(AVS)를 계산하고, 이 절대치(AVS)의 크기와 서어보 지령(SV)의 정·부에 따라 제9도에 나타낸 바와 같은 삼각파(AN),(BN)의 최신치를 계산한다. 삼각파(AN),(BN)는 1과-1의 사이의 값을 절대치(AVS)의 크기에 비례한 주파수로 변화되고, 도면에 나타낸 바와 같은 t_o-t₁사이와 같이 서어보지령(SV)이 정이라면 감각파(AN)가 삼각파(BN)에 위상120°만 선행하고, 도면에 나타낸 바와 같은 t₁이후와 같은 서어보 지령(SV)이 부라면 삼각파(BN)가 삼각파(AN)에 선행하도록 한 것이며, CPU(15)는 삼각파(AN),(BN)의 경사의 크기를 절대치(AVS)의 크기에 따라 경사의 부호를 서어보 지령(SV)의 정부에 따라 변경하므로서, 삼각파(AN),(BN)의 최선치를 구한다.

그리고 CPU(15)는 삼각파(AN)의 최신치에 따라 메모리(15A)의 정현파 테이블로부터 정현파 신호(CS)를 해독하여, 이 정현파 신호(CS)와 전류지령의 크기 성분(DIE)을 승산하여 모터 전류지령(MD)을 계산하고, 그 결과를 변환기(27)로 이송한다. DA 변환기(27)에 의하여 모터 전류 지령(MD)이 아나로그량(MI)으로 변환되면 CPU(15)는 삼각파(BN)의 최신치에 따라 메모리(15A)의 정현파 테이블로부터 정현파 신호(CS)를 해독하고, 이 정현파 신호(CS)와 전류지령의 크기성분(DIE)을 승산하여 모터 전류지령(MD)을 계산하고, 그 결과를 DA 변환기(27)로 이송한다. DA 변환기(27)에 의하여 모터 전류 지령(MD)가 아나로그량(MI)으로 변환되면, CPU(15)는 샘플홀드 회로(4)에 타이밍 신호(CA3)를 출력하여 모터 전류 지령(MI)을 홀드시킨다.

그래서 유도 모터(IM)는 CPU(1)로 부터의 서어보지령에 따라 CPU(15)로 모터 전류 지령(MD)에 따라 가변속제어된다.

재10도는 본 발명의 다른 실시예의 블록 구성을 제6도에 대응시켜서 나타내는 것이며, 서어보지령(SV)으로부터 모터 전류지령(MD)을 연산하는 부분이 CPU(15)에 치환되어 있고, CPU(1)의 연산 결과인 선어보 지령(SV)이 CPU(15)로 입력되도록 되어 있다. 또 CPU915)에는 타코 제너레이터(20)로 부터의 속도 신호(VS)가 AD 변환기(16)에 의하여 디지털량(DVS)으로 변환되어 입력됨과 동시에 표 1에 표시된 전류 데이터 테이블(31)이나 정현파 테이블을 기억한 메모리(15A)가 접속되어 있으며, CPU(15)는 이들의 정보에 의거하여 제11도에 나타낸 플로우챠트에 따라 모터 전류 지령(MD)을 계산하도록 되어 있다.

상술과 같은 구성에 있어서 CPU(1)는 리졸버(28) 및 피이드백 장치(80)을 거쳐서 유도모터(IM)의 회전축의 위치 및 속도 데이터(PV)를 입력하고, NC테이프등으로 지정된 데이터와의 비교를 행함과 동시에 이동하여야할 위치 및 속도 데이터를 포함한 서어보 지령(SV)을 연산하고 CPU(15)에 입력한다. 또 CPU(15)에는 타코 제너레이터(20)로 부터의 속도 신호(VS)가 AD 변환기(18)에 의하여 디지털량(DVS)으로 변환되어서 입력된다. CPU(15)는 제11의 플로우챠트에 따라 우선 서어보 지령(SV)으로부터 디지털 속도 신호(DVS)를 감산하여 디지털 속도 편차(DEV)를 계산하고, 이 값에 따라 메모리(15A)의 테이블(31)로부터 전류피이크 지령치(IMX)를 해독한다. 이 전류 피이크 지령치(IMX)로부터 디지털 피이드백 전류 평균치(DSI)를 감산하여 전류 지령의 크기 성분(DIE)을 계산한다. 다음에 CPU(15)는 디지털 속도 편차(DEV)에 계수(KS)를 곱하고, 이에 디지털 속도 신호(DVS)를 가한 계산 결과의 절대치(AVS)를 계산하고 이 절대치(AVS)의 크기와 서어보 지령(SV)의 정 .부에 따라 상술과 같이 제9도에 나타낸 바와 같은 삼각파(AN),(BN)의 최신값을 계산한다. 그리고 CPU(15)는 삼각파(AN)의 최신치에 따라 메모리(15A)의 정현파 테이블로부터 정현파 신호(CS)를 해독하여 이 정현파 신호(CS)와 전류 피이크 지령치(IMX)를 승산하여 모터전류 지령(MD)을 계산하고, 그 결과를 DA 변환기(27)로 이송한다. DA 변환기(27)로 모터 전류지령(MD)이 아나로그량(MI)으로 변환되며 CPU(15)는 샘플 홀드 회로(3)에 타이밍 신호(CA3)를 출력하여 모터 전류지령(MI)으로 변환되며 CPU(15)는 삼각파(BN)의 최신값에 따라 메모리(15A)의 정현파 테이블로부터 정현파 신호(CS)를 해독하고, 이 정현파 신호(CS)와 전류 피이크 지령치(IMX)를 승산하여 모터 전류 지령(MD)을 계산하고, 그 결과를 DA 변환기(27)에 이송한다. DA 변환기(27)에 의하여 모터 전류지령(MD)이 아나로그량(MI)으로 변환되면 CPU(15)는 샘플홀드 회로(4)에 타이밍 신호(CA3)를 출력하여 모터 전류 지령(MI)을 홀드시킨다.

그러므로 샘플홀드 출력(H₁)과 유도모터(IM)의 R상 전류(I_R)와의 편차가 증폭기(5)로 증폭되고 그 출력(M_R)이 증폭기(6)를 거쳐서 유도 모터(IM)의 R상 입력이되고, 마찬가지로 샘플 홀드 회로(4)의 홀드 출력(H₂)과 유도모터(IM)의 T상 전류(I_T)와의 편차가 증폭기(7)에 의하여 증폭되고, 그 출력(I_T)의 증폭기(8)를 거쳐서 유도모터(IM)의 T상 입력이 된다. 그리고 R상의 전류(M_R) 및 T상의 전류(M_T)가 감산되어 S상의 전류(M_S)로 되고 이것이 증폭기(9),(10)으로 증폭되어서 유도모터(IM)의 S상 입력이 되며, 유도모터(IM)를 디지털량으로 지시된 서어보지령(SV)에 따라 가변속제어한다.

이상과 같이 본 발명에 의하면 부하의 특성에 따라 계수, 테이블등의 변경을 필요로 하는 서어보 지령(SV)으로부터 모터전류 지령(MD)을 연산하는 과정은 전용의 CPU를 마련하여 행하도록 하고 있으므로 간단하게 부하특성에 대응하여 가변속 제어가 가능하게 되는 잇점이 있다.

Claims

교류모터의 결합된 피이드백 요소로부터 위치 및 속도 데이터를 얻고 이들 데이터를 연산처리 장치에 입력하여 디지털 서어보 지령을 연산함과 동시에 디지털 서어보 지령 및 상기 피이드 백 요소로부터의 속도 신호로 전류 크기 성분 및 전류 주파수 성분을 따로따로 연산하고, 상기 전류크기 성분 및 전류 주파수 성분을 승산하므로서 모터 전류 지령을 얻고 이에 따라 상기 교류모터를 가변속 제어하는 교류 서어보 시스템에 있어서, 상기 디지털 서어보 지령 및 상기 피이드백 요소로 부터의 속도신호에서 상기 모터 전류 지령을 얻는 연산을 전용의 CPU로서 행하도록 한 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 전류 데이터 테이블 및 정현파 테이블을 기억한 메모리가 상기 전용의 CPU에 접속되어 있는 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 교류 모터의 구동신호를 정류한 피이드백 전류 평균치의 디지털량이 상기 전용의 CPU에 접속되어 있는 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 피이드백 요소가 리졸버 및 타코 제너레이터로서 이루어진 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 위치 데이터 및 속도 데이터가 상기 연산 처리 장치에 입력되고, 상기 속도 데이터가 상기 전용의 CPU에 입력되는 것을 특징으로 하는 교류 서어보 시스템.
제5항에 있어서, 상기 연산 처리 장치의 상기 위치 데이터 및 속도 데이터가 상기 교류 모터에 결합된 리졸버에 의하여 출력되고, 상기 전용의 CPU의 상기 속도 데이터가 상기 교류 모터에 결합된 타코 제너레이터로 출력되는 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 전용의 CPU에 전류 데이터 테이블 및 정현파 테이블을 기억한 메모리가 접속되어 있으며, 상기 전용의 CPU는 상기 서어보 지령 및 상기 속도 테이블로부터 속도 편차를 계산하고, 이 계산치에 따라 상기 메모리로 부터 전류 피이크 지령치를 해독하고, 이 전류 피이크 지령치로부터 피이드백 전류 평균치를 감산하여 전류 지령의 크기 성분을 계산하도록 되어 있는 것을 특징으로 하는 교류 서어보 시스템.
제7항에 있어서, 상기 전용의 CPU가 다시 상기 속도 편차에 계수를 곱하고, 이 승산치에 상기 속도 데이터를 가한 결과의 절대값을 계산하고, 이 절대치의 크기와 상기 서어보 지령의 정·부에 따라 삼각파의 최신값을 계산하고, 이 최신값에 따라 상기 정현파 테이블로 부터 정현파 해독하여, 상기 전류 지령의 크기 성분과 승산하여 상기 모터 전류 지령을 얻도록 되어 있는 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 교류 모터가 삼상 유도 모터인 것을 특징으로 하는 교류 서어보 시스템.
제9항에 있어서, 상기 삼상 모터의 이상의 구동 신호의 전류량을 상기 모터 지령에 피이드백 하도록 되어 있는 것을 특징으로 하는 교류 서어보 시스템.
제1항에 있어서, 상기 연산 처리 장치가 CPU로 되어 있는 것을 특징으로 하는 교류 서어보 시스템.