KR900004794Y1 - 2가지 기울기를 갖는 구간 증폭회로 - Google Patents

Abstract

내용 없음.

Description

2가지 기울기를 갖는 구간 증폭회로

제1도는 본 고안에 따른 개요도.

제2도는 본 고안에 따른 입출력 특성도.

제3도는 본 고안에 따른 블럭도.

제4도는 본 고안에 따른 제3도의 제1, 2순 방향 차등 증폭기(21, 22)의 구체회로도.

제5도는 본 고안에 따른 제3도의 차동증폭기(23)의 구체회로도.

제6도는 본 고안에 따른 제3도의 가산기(24)의 구체회로도.

제7도는 본 고안에 따른 제3도의 증폭기(25)의 구체회로도.

* 도면의 주요부분에 대한 부호의 설명

21,22 : 제1, 2순방향 차동증폭기 23 : 차동증폭기

24 : 가산기 25 : 증폭부

본 고안은 아나로그 신호변환 및 아나로그/디지탈 신호변환의 전처리(Preprpcessing)회로에 있어서 구간증폭회로에 관한 것으로써, 특히 특정구간내의 입력신호를 큰 증폭을 증폭하여 디지탈 신호의 양자화에 의한 기울기 조절 기능을 대신함과 동시 그 부분의 섬세한 변화량들을 그대로 유지하도록 하고 그외의 구간에서의 신호를 서로 다른 증폭율로 증폭하여 입력신호의 특정미세간 구간을 선택적으로 섬세하게 관찰할 수 있도록 하는 2가지 기울기를 갖는 구간증폭 회로에 관한 것이다.

일반적으로 기존의 아날로그 신호변환기는 입력신호의 크기에 관계없이 주어진 증폭회로의 증폭율에 따라 하나의 선형함수로 변환한다. 하지만 특정구간에 존재하는 미세한 신호의 변화를 출력시켜 그 부분을 정밀히 관찰하고자 할 때, 단순히 아날로그 신호변환기 만으로는 그 기능을 수행할 수 없다. 예를 들면 카메라로 부터 얻은 비디오 아날로그 신호에는 사람의 눈이 감지하기 쉬운 영역과 그렇지 않은 영역이 있으며 감지가 쉬운 영역에는 기울기를 크게하고 다른 영역은 기울기를 완만하게 함으로써 더욱 선명한 화면을 보게할 수 있다.

이러한 이유에서 종래의 기술은 아날로그 신호를 디지탈 변환하여 디지탈화된 신호를 양자화하며 이 때에 양자화 준위를 적절하게 조절하고 있다. 그러나 아날로그 신호를 디지탈 신호로 변환하는 과정에서 A/D(Analong To Digital) 변환기의 분해능에 따라 분해능 이하의 값들은 잘려지게 되며 양자화 과정을 거친다 하더라도 기울기는 조절할 수 있으나 해상도(RESOLUTION)가 떨어지게 된다.

따라서 본 고안의 목적은 아나로그 입력신호를 특정 구간내의 입력 신호와 그외의 구간에서의 신호를 서로 다른 증폭율로 증폭할 수 있도록 2가지 기울기는 갖도록 하여 입력신호의 미세한 부분들을 선택적으로 세밀히 관찰할 수 있도록 하는 회로를 제공함에 있다.

본 고안의 다른 목적은 특정 구간내의 아나로그 입력신호를 비교적 큰 증폭율로 증폭함으로써 디지탈 신호의 양자화에 의한 기울기 조절기능을 대신함과 동시에 그 부분의 섬세한 변화량들도 그대로 유지할 수 있도록 하는 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 고안에 따른 개요도로서, 아나로그 비디오 신호를 입력하여 소정 증폭하는 증폭기(1)와, 상기 증폭기(1)의 출력신호를 받아 사용자의 섬세하게 관찰하고자 하는 제1, 2구간 입력신호단(Vt1, Vt2) 입력값에 의해 2가지 기울기를 가지는 증폭율로 해당 구간에서 높은 분해기능을 갖도록 구간 증폭하는 2기울기 구간 증폭기(2)와, 상기 2기울기 구간증폭기(2)의 출력 아나로그 신호를 디지탈로 변환하는 아나로그/디지탈 변환기(3)로 구성된다.

제2도는 본 고안에 따른 입출력 특성도로서, 제1, 2구간 입력신호단(Vt1, Vt2)는 제1도의 구간 입력신호단과 동일한 의미를 갖는 것으로 증폭율을 높이고자 하는 영역의 하한경계 전압과 상한 경계전압이며, 통상적으로 제1기울기(a)는 제2기울기(b)보다 작은값을 가지고, Vmax는 입력된 신호의 최대 전압이며, 기울기에 관계없이 출력의 최대 전압도 Vmax를 유지하도록 한다. 여기서 편의상 제1, 2구간 입력신호단(Vt1, Vt2)의 신호도 이하 모두 Vt1, Vt2로 같이 표기하기로 한다.

상기 제2도의 3구간(RE1, RE2, RE3)을 출력전압의 식으로 나타내면 하기와 같다.

제1구간(RE1)이 Vin<Vt1일 때

이고, 제2구간(RE2)이 Vt1<Vin<Vt2일 때

이며, 제3구간(RE3)이 Vt2<Vin일 때

이다.

제1, 2도를 참조하여 본 고안의 개요를 간단히 기술하면, 아나로그 비디오 입력신호가 증폭기(1)에서 소정 증폭되어 2기울기 구간증폭기(2)로 입력되는 사용자는 섬세하게 관찰하고 싶은 비디오 신호의 밝기 구간을 설정하기 위해 제1, 구간 입력 신호단(Vt1, Vt2)을 통해 Vt1, Vt2 신호를 인가하여 준다. 이때 제2도와 같이 a, b의 2개의 기울기에서 제1-3구간(RE1-RE3)을 상기 Vt1, Vt2의 상, 하한 경계 전압에 따라 증폭율을 소정 구간에서만 크게 증폭하여 아나로그/디지탈 변환기(3)에 입력되어 디지탈 데이타로 변환되어 출력된다.

여기서 출력되는 디지탈 데이타 신호는 상기 설정한 구간에서는 높은 분해능을 가지게 되어 원아나로그 입력신호의 미세한 부분들도 쉽게 관찰할 수 있게 된다.

제3도는 본 고안에 따른 블럭도로서, 제1도의 2기울기 구간증폭기(2)의 구체블럭도로 제1도의 증폭기(1)의 출력 아나로그 신호를 제1구간 입력신호단(Vt1)의 기준 전압과 비교하여 클때만 차전압을 출력하는 제1순방향 차동증폭기(21)와, 상기 증폭기(1)의 출력 아나로그 신호를 제2구간 입력신호단(Vt2)의 기준전압과 비교하여 클때만 차전압을 출력하는 제2순방향 차동증폭기(22)와, 상기 제1, 2순방향 차동증폭기(21, 22)의 출력을 차동증폭하는 차동증폭기(23)와, 상기 차동증폭기(23)의 출력과 상기 증폭기(1)의 아나로그 신호를 가산하는 가산기(24)와, 상기 가산기(24)의 출력을 증폭하여 상기 아나로그/디지탈 변환기(25)로 입력되는 증폭부(25)로 구성된다.

제4도는 본 고안에 따른 제3도의 제1, 2순방향 차동증폭기(21, 22)중 한 부분을 구체적으로 나타낸 것으로 증폭기(1)의 아나로그 신호 입력단(Vin)으로 부터 저항(Rm)이 연산증폭기(OP1)의 반전단(-)에 연결되고 저항(Rp)이 연산증폭기(OP2)의 비반전단(+)에 연결되며 상기 연산증폭기(OP2)의 비반전단(+)으로 부터 저항(Rq)이 연결되어 접지되며 그리고 연산증폭기(OP1)의 비반전단(+)에 가변저항(VR1)의 접속점(Vt)을 연결하고 연산증폭기(OP2)의 반전단(-)으로부터 저항(Rn)을 연결하여 상기 접속점(Vt)에 연결하며 상기 연산증폭기(OP2)의 반전단(-)으로부터 궤환 저항(RK)을 연결하고 상기 연산증폭기(OP1)의 출력단에 저항(R2)을 연결하여 전계효과 트랜지스터(FET)의 게이트에 연결하고 상기 FET의 소스단(S)에 저항(R3)을 연결하여 접지시키고 상기 연산증폭기(OP2)의 출력단에 저항(R1)을 연결하여 상기 FET의 드레인단(D)에 연결함과 동시에 순방향 차동증폭 출력(Vo1)을 얻도록 구성되며 상기한 구성이 제1순방향 차동증폭기(21)에 대용된다면 제2순방향 차동증폭기(2)는 상기 가변 저항(VR1) 대신에 제2가변저항을 제3도의 제2구간 입력신호단(Vt2)에 연결하여 상기 제4도와 동일한 구성 회로를 제3도의 제2순방향 차동증폭기(22)에 연결되어 순방향 차동증폭 출력(Vo2)을 얻도록 구성된다.

제5도는 본 고안에 따른 제3도의 차동증폭기(23)의 구체회로도로서, 제3도의 제1순방향 차동증폭기(21)의 순방향 차동증폭출력(Vo1)을 저항(Rb)을 통해 연산증폭기(OP3)의 비반전단(-)에 입력되고, 제2순방향 차동증폭기(22)의 순방향 차동증폭 출력(Vo2)를 저항(Ra)을 통해 연산증폭기(OP3)의 비반전단(+)에 연결되며, 상기 비반전단(+)으로 부터 저항(Rb)을 연결하여 접지시키고, 상기 반전단(-)으로부터 저항(Rf)을 연산증폭기(OP3)의 출력단과 연결하여 차동증폭 출력신호(Vd)를 얻도록 구성된다.

제6도는 본 고안에 따른 제3도의 가산기(24)의 구체회로도로서, 상기 제1도의 아나로그 신호입력단(Vin)으로 부터 저항(R5)을 연결하고 상기 제5도의 차동증폭 출력신호(Vd)의 신호를 저항(R4)을 통하도록 연결하여 상기(R5)(R4)을 접속하여 연산증폭기(OP4)의 반전단(-)에 연결하고 상기 반전단(-)으로 부터 연산증폭기(OP4)의 출력단간에 저항(R6)을 가산출력(Vout')을 얻도록 구성된다.

제7도는 본 고안에 따른 제3도의 증폭기(25)의 구체회로도로써, 상기 제6도의 가산출력(Vout')을 입력하여 저항(R7, R8)에 의해 연산증폭기(OP5)에서 증폭 되어지도록 구성된다.

따라서 본 고안의 구체적 일실시예를 제3도-제7도를 참조하여 상세히 설명하면 제3도를 간단히 설명하면 제1도의 증폭기(1)를 통한 아나로그 신호(Vin)가 제1, 2순방향 차동증폭기(21, 22)로 입력되면 제1, 2구간 입력신호단(Vt1, Vt2)의 가변저항(VR1) 또는 제2가변저항 조정에 의한 사용자의 섬 세히 보고자 하는 신호의 구간 설명에 따른 기준레벨이 설정되어 있으므로 입력과 기준전압을 비교한다.

제1, 2순방향 차동증폭기(21, 22)는 입력 전압이 기준전압보다 작을때는 "0"이 출력되고 클때만 차전압을 출력하므로 여기서 비교전압에 해당하는 제1, 2구간 입력신호단(Vt1, Vt2)의 비교전압(Vt1, Vt2)을 Vt1<Vt2로 한다. 이에 따라 제1, 2순방향 차동증폭기(21, 22)의 출력전압(Vo1, Vo2)는 차동증폭기(23)으로 Vo1-Vo2를 증폭하여 차동증폭기(23)으로 입력되어 Vo1-Vo2를 증폭하여 차동증폭기(23)의 출력단(Vd)를 출력한다. (Vo1>0), 이 값은(Vd)는 다시 상기 아나로그 신호(Vin)와 가산기(24)에 입력되어 더하면 양(+) 신호의 가산출력(Vout')되고 이를 소정이득을 갖는 증폭부(25)를 통과하면 최종출력(Vout)이 출력된다.

상기 예를 구체적으로 설명하면 다음과 같다. 먼저 아나로그 신호 입력단(Vin)의 입력이 사용자의 가변저항(VR1)의 조정에 의한 연산증폭기(OP1)의 비반전단(+)으로 입력되는 제1구간 입력신호단(Vt1)의 비교전압(Vt1)보다 작을 경우(Vin<Vt1) 연산증폭기(OP1)의 출력이 "하이" 연산증폭기(OP2)의 출력이 "로우"되어 저항(R2)을 통해 전계효과 트랜지스터(FET)를 온시키고 저항(R1)을 통한 출력이 전계 효과 트랜지스터(FET)의 드레인(D)에서 소오스(S)를 통해 빠져 제1순방향 차동증폭기(21)의 출력(Vo1)은 "로우"가 되고 동시에 제2순방향 차동증폭기(22)의 제4도와 같은 동작에 의해 출력(Vo2)도 "로우"가 된다.

상기 제1, 2순방향 차동증폭기(21, 22)의 출력을 차동증폭기(23)인 제5도의 저항(R5, Rb)을 통해 연산증폭기(OP3)의 반전, 비반전단(+, -)으로 입력되면 저항(Rf, Rd)에 의해 증폭율(K)을 하기식과 같이 결정된다.

상기 (4)식에 의해 차동증폭기(23)의 연산증폭기(OP3)의 출력단(Vd)의 출력을 하기식과 같이 된다.

따라서 상기 (5)식에 의해 제1, 2순방향 차동증폭기(21, 22)의 출력(Vo1, Vo2)은 모두 "로우"이므로 차동증폭기(Vd)의 출력을 "로우"가 되어 제6도 가산기(24)의 저항(R4)을 통해 입력된다. 이때 이 신호를 아나로그 신호 입력단(Vin)에서 입력된 신호로부터 저항(R5)을 통해 입력된 신호(Vin)와 가산한 후 연산증폭기(OP4)에 입력되면 궤환저항(R6)에 증폭율이 결정되어 입력 아나로그 신호만 증폭하게 되며 이어서 제7도 증폭부(25)의 저항(R7)을 통해 연산증폭기(OP5)의 반전단(-)으로 입력되어 비반전 증폭된다. 그러므로 아나로그 신호 입력단(Vin)의 신호 그대로 증폭한 결과만 된다.

사용자가 제4도 가변저항(VR1)의 조건과 같이 제3도에서 소정 제1, 2구간 신호입력단(Vt1, Vt2)을 조정한 후 아나로그 신호입력단(Vin)의 신호가 제1, 2구간 신호 입력단(Vt1)와 (Vt2)의 사이의 값을 가질 때 제2순방향 차동증폭기(22)의 제4도와 같은 동작에 의해 출력(Vo2)는 "로우"이지만 제1순방향 차동증폭기(21)의 출력(Vo1)은 상기 Vin과 Vt1 사이의 차전압이 되며 이를 제5도와 같이 차동증폭기(23)에서 증폭되어 제6도와 같이 가산기(24)에서 가산하여 더해진 값을 제7도의 증폭부(25)에 증폭하여 출력된다.

상기에서 차동증폭기(23)의 출력(Vd)은 아나로그 신호 입력단(Vin)이 커질수록 큰값을 가지게 되며 증폭부(25)의 출력기(Vout)은 상기 아나로그 신호 입력단(Vin)의 신호에 제1구간 신호 입력단(Vt1)의 차전압 만큼을 더하게 되므로 상기 Vin<Vt1인 구간보다 큰 증폭율을 갖게 된다. 다음 Vin이 Vt2보다 커지게 되면 제2순방향 차동증폭기(22)의 출력(Vo2)도 또한 양(+)의 값을 갖게되어 제5도의 연산증폭기(OP3)의 반전단(-)에 인가되면 차동증폭기(23)의 출력인 연산증폭기(OP3)의 출력(Vd)은 Vt2-Vt1을 증폭한 값이 되어 가산기(24)에서 아나로그 신호입력단(Vin)의 입력신호와 더해져 증폭부(25)에서 증폭되어 출력된다. 즉 상기 Vin이 Vt2보다 크더라도 Vt1과 Vt2 사이의 양만큼 증폭되어 더해지게 되므로 입출력 기울기는 Vin<Vt1의 구간에서와 같은 값을 갖게된다.

따라서 제1, 2순방향 차동증폭기(21, 22)의 연산증폭기(OP1)(OP2)에 인가된 Vin과 Vt단(Vt1 또는 Vt2)의 비교출력 전압은 다음단의 전계 효과 트랜지스터(FET)의 게이트 전압을 제어하여 전계효과 트랜지스터(FET)을 온/오프한다. 즉 Vin이 Vt(Vt1 또는 Vt2)보다 크면 오프, 작으면 온되는 전계효과 트랜지스터(FET) 스위칭에 의해 제1, 2순방향 차동증폭기(21, 22)의 출력(Vo1, Vo2)은 Vin>Vt(Vt1 또는 Vt2)인 경우에는 Vin-Vt가 되며 Vin<Vt(Vt1 또는 Vt2)일 때에는 0가 된다.

상술한 조건(Vin<Vt1, Vt1<Vin<Vt2, Vin<Vt2)에 따른 출력(Vout)은 다음식과 같이 구해진다.

1) Vin<Vt1일 때

2) Vt1<Vin<Vt일 때

3) Vt2<Vin

그러므로 Vin의 최대값이 Vout의 최대값과 같게 하므로써 기울기는 변하더라도 최대값과 최소값 사시의 영역은 같아지므로 K0를 설계하면 다음과 같다.

상술한 바와같이 사용자가 섬세하게 관찰하고 싶은 아나로그 비디오 신호의 밝기 구간을 Vt1과 Vt2로 인가하여 주면 출력되는 디지탈 신호는 상기 해당 지정구간에서 높은 분해능을 가지게 되므로 입력 신호의 미세한 부분들도 선택적으로 쉽게 관찰할 수 있는 이점이 있다.

Claims (2)

1. 아나로그 신호 변환 및 아나로그/디지탈 변환기의 전처리 회로에 있어서, 아나로그 비디오 신호를 입력하여 소정 증폭하는 증폭기(1)와, 상기 증폭기(1)의 출력신호를 받아 사용자의 섬세하게 관찰하고자 하는 제1, 2구간 입력신호단(Vt1, Vt2) 입력값에 의해 2가지 기울기를 가지는 증폭율로 해당 구간에서 높은 분해기능을 갖도록 구간 증폭하는 2기울기 구간 증폭기(2)와, 상기 2기울기 구간증폭기(2) 출력 아나로그 신호를 디지탈로 변환하는 아나로그/디지탈 변환기(3)로 구성됨을 특징으로 하는 2가지 기울기를 갖는 구간 증폭회로.
2. 제1항에 있어서, 2기울기 구간 증폭기(2)는 상기 증폭기(1)의 출력 아나로그 신호를 제1구간 입력신호단(Vt1)의 기준 전압과 비교하여 클때만 차전압을 출력하는 제1순방향 차동증폭기(21)와, 상기 증폭기(1)의 출력 아나로그 신호를 제2구간 입력 신호단(Vt2)의 기준 전압과 비교하여 클때만 차전압을 출력하는 제2순방향 차동증폭기(22)와, 상기 제1, 2순방향 차동증폭기(21, 22)의 출력을 차동증폭하는 차동증폭기(23)와, 상기 차동증폭기(23)의 출력과 상기 증폭기(1)의 아나로그 신호를 가산하는 가산기(24)와, 상기 가산기(24)의 출력을 증폭하는 상기 아나로그/디지탈 변환기(25)로 입력되는 증폭부(25)로 구성됨을 특징으로 하는 회로.