KR900002295Y1 - Noise bar removing circuits of still picture - Google Patents

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Abstract

내용 없음.No content.

Description

일시정지 화면의 노이즈 바 제거회로Noise Bar Rejection Circuit of Pause Screen

제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 고안 주요부의 파형도이다.2 is a waveform diagram of an essential part of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

OP1-OP9: 연산증폭기 G1: 앤드게이트OP1-OP9: Operational Amplifier G1: Endgate

Q1: 전계효과 트랜지스터 10: 지연부Q1: field effect transistor 10: delay unit

20: 펄스발생부 30: 합성부20: pulse generator 30: synthesizer

40: 변환부40: converter

본 고안은 비데오 테이프 레코더의 정지화면서 노이즈바를 제거하는 회로에 관한 것이다.The present invention relates to a circuit for removing a noise bar while stopping a video tape recorder.

종래의 비데오 테이프 레코더에 있어서 일시정지 화면의 동작중에는 노이즈바가 화면에 나타나 깨끗한 화면을 볼 수 없었다.In a conventional video tape recorder, a noise bar appeared on the screen during the operation of the pause screen, so that a clean screen could not be seen.

본 고안은 상기한 단점을 해결하기 위하여 안출한 것으로서 정지화면 재생중 포락선 신호를 검출하여 기준레벨과 비교함으로써 캡스턴 모터 구동신호를 발생하고 이에 의하여 깨끗한 일시정지 화면을 유지하는 회로를 제공하는데에 그 목적이 있다.The present invention has been made to solve the above-mentioned disadvantages, and provides a circuit for generating a capstan motor driving signal by detecting an envelope signal during still picture reproduction and comparing it with a reference level, thereby maintaining a clean pause screen. There is this.

이하 첨부된 도면에 의하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 고안의 회로도로서 단안정 멀티바이브레이터로 구성된 지연부(10)와, 리트리거러블(retriggerable) 단안정 멀티바이브레이터로 이루어진 펄스발생부(20)와, 합성부(30) 및 아날로그 디지탈 변환기로 이루어진 변환부(40)로 이루어져 있다.1 is a circuit diagram of the present invention, a pulse generator 20 comprising a delay unit 10 composed of a monostable multivibrator, a retriggerable monostable multivibrator, a synthesizer 30 and an analog digital converter. It consists of a conversion unit 40 made of.

지연부(10)에 있어서 연산증폭기(OP1)의 비반전단자(+)는 저항(R5)을 통하여 접지됨과 동시에 다이오드(D2)를 통하여 저항(R1)과 콘덴서(C1)로 이루어진 미분기에 연결되고, 반전단자(-)는 다이오드(D2)와 콘덴서(C2)를 통하여 접지되어 있다.In the delay unit 10, the non-inverting terminal (+) of the operational amplifier OP1 is grounded through the resistor R5 and connected to the differentiator consisting of the resistor R1 and the capacitor C1 through the diode D2. The inverting terminal (-) is grounded through the diode D2 and the capacitor C2.

연산증폭기(OP2)의 출력단은 저항(R3)을 통하여 제너다이오드(ZD1, ZD2)를 통하여 접지되며 또한 저항(R2, R4)을 통하여 입력단자와 각각 연결된다.The output terminal of the operational amplifier OP2 is grounded through the zener diodes ZD1 and ZD2 through the resistor R3 and is connected to the input terminal through the resistors R2 and R4, respectively.

펄스발생부(20)는 콘덴서(C3)와 저항(R6)으로 구성된 미분기와 이에 연결된 트랜지스터(Q1)와 연산증폭기(OP2)로 구성된다.The pulse generator 20 includes a differentiator composed of a capacitor C3 and a resistor R6, a transistor Q1 and an operational amplifier OP2 connected thereto.

연산증폭기(OP2)의 반전단자(-)는 트랜지스터(Q1)의 드레인과 연결되고 저항(R7)을 통하여 전원(B+)에 연결되며 또한, 콘덴서(C4)를 통하여 접지되고, 비반전단자(+)는 저항(R8)을 통하여 전원(B+)에 연결되고 저항(R9)를 통하여 접지되어 있다.The inverting terminal (-) of the operational amplifier OP2 is connected to the drain of the transistor Q1, is connected to the power supply B + through the resistor R7, and is grounded through the capacitor C4, and the non-inverting terminal ( +) Is connected to power source B + through resistor R8 and grounded through resistor R9.

연산증폭기(OP2)의 출력단은 저항(R10)과 제너다이오드(ZD3, ZD4)를 통하여 접지되어 있다.The output terminal of the operational amplifier OP2 is grounded through the resistor R10 and the zener diodes ZD3 and ZD4.

합성부(30)에는 앤드게이트(G1) 및 콘덴서(C5, C6)으로 구성되고 변환부(40)는 저항(R11-R18)과 연산증폭기(OP3-OP9)와 인코더(Priority encoder)로 이루어진 아날로그 디지탈 변환기와 오아게이트(G2)로 이루어져 있다.The synthesizing unit 30 includes an end gate G1 and condensers C5 and C6, and the converting unit 40 includes an analog of resistors R11-R18, operational amplifiers OP3-OP9, and an encoder. It consists of a digital converter and an oragate (G2).

이러한 구성을 갖는 본 고안의 회로동작을 첨부된 제3도의 파형도에 의하여 설명한다.The circuit operation of the present invention having such a configuration will be described with reference to the waveform diagram of FIG.

헤드의 스위칭 펄스(제 3b 도)가 입력단에 인가되면, 저항(R1)과 콘덴서(C1)로 이루어진 미분기를 통하여 출력된 신호는 다이오드(D2)에 의하여 음의 펄스만이 통과된 후 연산증폭기(OP1)에 의해 지연되어 제3도(c0와 같은 출력신호가 펄스발생부(20)로 입력된다. 이 때, 지연된 출력신호 (제 3c 도)이 펄스폭 T1는When the switching pulse (Fig. 3b) of the head is applied to the input terminal, the signal output through the differentiation consisting of the resistor R1 and the condenser C1 is passed through only the negative pulse by the diode D2. Is delayed by OP1) and the output signal like FIG. 3 (c0) is input to the pulse generator 20. At this time, the delayed output signal (FIG. 3c) is the

로 된다. It becomes

이때 V1은 콘덴서(C2)의 전압이며, V2는 콘덴서(C2)의 방전값이다.At this time, V1 is the voltage of the capacitor C2, and V2 is the discharge value of the capacitor C2.

지연부(10)의 출력파형 (제 2c 도)은 콘덴서(C3)와 저항(R6)으로 이루어진 미분기를 통하여 트랜지스터(Q1)의 게이트에 인가되어 연산증폭기(OP2)의 출력신호(제 2d 도)를 발생하게 된다.The output waveform of the delay unit 10 (FIG. 2C) is applied to the gate of the transistor Q1 through a differentiation consisting of the capacitor C3 and the resistor R6 to output the output signal of the operational amplifier OP2 (FIG. 2D). Will occur.

이때 제 2d 도의 펄스폭(T2)는At this time, the pulse width T2 of FIG.

로서 결정된다. Is determined as.

합성부(30)는 앤드게이트(G1)는 일시정지화면 동작스위치에 의해 S단자는 하이레벨이 되어 펄스발생부(20)의 신호(제 2 도의 d)가 하이레벨이 되는 곳에서 포락선(Envelope) 신호를 출력(제 2e 도)하게 된다.The synthesizer 30 has an envelope where the AND gate G1 is at a high level by a pause screen operation switch, and the signal of the pulse generator 20 (d in FIG. 2) is at a high level. ) Signal is output (Fig. 2e).

변환부(40)는 합성부(30)의 출력을 입력으로 하여 아날로그 디지탈 변환기가 동작하며, 이때 저항(R11-R18)은 같은 값의 저항을 사용한다.The converter 40 uses the output of the combiner 30 as an input to operate an analog digital converter. In this case, the resistors R11 to R18 use the same value of the resistor.

아날로그 디지탈 변환기에 세출력단자는 오아게이트(G2)의 입력단으로 연결되고 오아게이트(G2)의 출력단의 신호로 캡스턴 모터를 구동하여 노이즈바를 제거하게 된다.The three output terminals of the analog digital converter are connected to the input terminal of the OA gate (G2) and drive the capstan motor with the signal of the output terminal of the OA gate (G2) to remove the noise bar.

즉, 합성부(30)에서 검출된 포락선 신호의 값이 1/8V보다 작을 때에는 노이즈바가 화면의 상부나 하부로 숨어버린 상태이고 이때의 오아게이트(G2)의 출력은 로우레벨이고, 포락선 신호의 값이 18V보다 크면 오아게이트(G2)의 출력은 하이레벨이 되어 캡스턴 모터를 구동하여 화면에 나타난 노이즈바를 제거하게 된다.That is, when the value of the envelope signal detected by the combining unit 30 is less than 1 / 8V, the noise bar is hidden to the upper or lower portion of the screen, and the output of the oar gate G2 at this time is at a low level. If the value is greater than 18V, the output of the oA gate G2 becomes high level, and the capstan motor is driven to remove the noise bar displayed on the screen.

상기한 바와 같이 본 고안에 의하면 비데오 테이프 레코더에 있어서 일시정지화면을 동작중 나타나는 노이즈바를 제거하여 깨끗한 화면을 유지할 수 있는 이점이 있다.As described above, according to the present invention, a video tape recorder has an advantage of maintaining a clean screen by removing noise bars that appear during operation of the pause screen.

Claims (1)

헤드 스위칭 펄스를 입력하여 미분기(R1, C1)로 미분한 후 음의 펄스만을 다이오드(D1)로 검출하고, 연산증폭기(OP1)를 거쳐 지연시켜 헤드 스위칭 신호의 하강단에서 지연된 펄스를 발생신키는 지연부(10)와, 상기 지연부(10)의 출력 펄스를 입력하여 미분기(C3, R6)로 미분한 후 연산증폭기(OP2)를 거쳐 지연된 펄스의 상승단에서 펄스를 발생시키는 펄스 발생부(20)와, 상기 펄스 발생부(20)의 출력신호와 포락선 신호를 앤드게이트(G1)의 입력으로 하여 펄스 발생부(20)에 출력된 펄스가 하이상태일때의 포락선 신호를 검출하는 합성부(30)와, 상기 합성부(30)에 의해 검출된 포락선 신호의 값을 아나로그 디지탈 변환기(R11-R18, OP3-OP9, Priority encoder)로 변환시킨 오아게이트(G2)를 통하여 캡스턴 모터의 구동신호를 출력하는 변환부(40)로 이루어지는 것을 특징으로 하는 일시정지화면의 노이즈바 제거회로.After inputting the head switching pulses to differentiate them to the differentiation (R1, C1), only negative pulses are detected by the diode D1, and delayed through the operational amplifier OP1 to generate a delayed pulse at the falling end of the head switching signal. A pulse generator for inputting the delay unit 10 and the output pulses of the delay unit 10 to differentiate them into differentiators C3 and R6, and then generate a pulse at the rising end of the delayed pulse through the operational amplifier OP2 ( 20) and a synthesizer which detects an envelope signal when a pulse output to the pulse generator 20 is high by using the output signal and the envelope signal of the pulse generator 20 as inputs of the AND gate G1 ( 30) and a drive signal of the capstan motor through an oragate G2 in which the value of the envelope signal detected by the combining unit 30 is converted into analog digital converters R11-R18, OP3-OP9, and priority encoder. Characterized in that consisting of a conversion unit 40 for outputting Pause the noise canceling circuit bar on the screen.
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KR100310763B1 (en) * 1999-08-30 2001-10-18 김충환 Rehmanniae radix drying apparatus

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