KR900001764B1 - 반도체 기억장치 - Google Patents

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KR900001764B1
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히데아끼 아리마
나쓰오 아지가
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미쓰비시 뎅기 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 기억장치
제1a도는 본 발명의 일실시예에 의한 반도체 기억장치의 구성배치를 표시한 평면도.
제1b도는 제1a도의 A-A선 단면도.
제1c도는 제1a도의 B-B선 단면도.
제2도는 본 발명에 의한 반도체 기억소자의 등가회로도.
제3a도는 종래의 반도체 기억장치의 구성배치를 표시한 평면도.
제3b도는 제3a도의 A-A선 단면도.
제3c도는 제3a도의 B-B선 단면도.
제4도는 종래 반도체 기억장치의 등가 회로도.
제5a도 내지 제5g도는 본 발명의 일 실시예에서 반도체 기억장치의 제작공정을 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 콘트롤 게이트 2 : 프로팅 게이트
3 : 워드라인 3a : 선택용 트랜지스터의 게이트 영역
4 : 비트라인 5 : 콘택트 공
6 : 터널 산화막 7: 독해용 트랜지스터의 게이트 영역
8 : 선택용 트랜지스터의 소오스 영역 및 독해용 트랜지스터의 드레인 영역
9 : 독해용 트랜지스터의 소오스 영역 10 : 소자 분리영역
11 : 실리콘 반도체 기판 12 : 선택용 트랜지스터의 드레인 영역
본 발명은 반도체 기억장치, 특히 전기적으로 정보의 기입과 소거가 가능한 불휘발성 메모리 소위 EEPROM(Electrical Erasable and Programmable Read Only Memory)의 기억소자의 구조에 관한 것이다. 제3a도 내지 제3c도는 종래의 프로팅 게이트의 반도체 기억장치(EEPROM)의 구조를 표시한 도면이다. 제3a도는 반도체 기억소자의 배치를 표시한 평면도이고, 제3b도는 제3a도의 A-A선의 단면구조를, 제3c도는 제3a도의 B-B선 단면구조를 각각 표시한 도면이다.
다음에서 제3a도 내지 제3c도를 참조하여 종래의 반도체 기억소자의 구성에 대하여 설명한다.
반도체 기억소자는 실리콘 반도체 기판(11)의 주면상에 각각 형성되는 독해용 트랜지스터(TR1)와 선택용 트랜지스터(TR2)를 포함한다. 독해용 트랜지스터(TR1)는 반도체 기판(11)의 주 표면에 불순물을 확산하여 형성되는 드레인 영역(8) 및 소오스 영역(9)과 드레인 영역(8)상의 소정의 영역에 형성되는 얇은 막 두께의 터널 산화막(6)과 적어도 터널 산화막(6)을 포함한 영역의 반도체 기판(11)상에 절연막을 개재하여 형성되는 폴리 실리콘으로 된 프로팅 게이트(2)와 프로팅 게이트(2)상에 절연막을 개재하여 형성되는 콘트롤 게이트(1)로 구성된다.
콘트롤 게이트(1)와 프로팅 게이트(2)와는 그 사이의 절연막(층간 절연막)을 유전물질로 하여 상호 중합된 영역에서 용량을 형성한다. 또한 프로팅 게이트(2)와 드레인 영역(8)은 터널 산화막(6)의 형성영역에서 터널 산화막(6)을 유전물질로 하여 용량을 형성한다. 더우기 터널 산화막(6)을 제외한 영역에 있어서 프로팅 게이트(2)와 반도체 기판(11)이 형성되는 용량도 존재한다. 프로팅 게이트(2)는 전하를 축적하고 콘트롤 게이트(1)와 드레인 영역(8)과의 사이에 인가되는 전압에 따라 터널 산화막(6)을 개재하여 드레인 영역(8)과의 사이에서 전하의 방출/주입을 한다.
선택용 트랜지스터(TR2)는 반도체 기판(11)의 주 표면에 확산하여 형성되는 소오스 영역(8)(독해용 트랜지스터(TR1)의 드레인 영역 겸한다.) 및 드레인 영역(12)과 선택신호를 받는 워드라인(3)으로 구성된다. 드레인 영역(12)는 콘택트 공(5)을 통하여 알루미늄 배선(4)에 접속된다. 알루미늄 배선(4)은 비트라인에 상당하고 게이트 영역(3a)은 워드라인(3)의 일부를 구성한다. 다음 설명에 있어서 알루미늄 배선(4)을 비트라인(4)으로 하여 설명한다.
제3a, b도의 배치에 있어서는 프로팅 게이트(2)는 터널 산화막(6)이 형성되어 있지 않은 영역에 있어서 독해용 트랜지스터(TR1)의 게이트 영역(7)을 형성한다. 이 게이트 영역(7)에 있어 제3a도에서 볼 수 있는 바와 같이 비트라인(4), 프로팅 게이트(2), 콘트롤 게이트(1)가 각각 절연막을 사이에 끼우고 상호 중합되어 있다. 선택용 트랜지스터(TR2)는 워드라인(3)을 통하여 주어지는 신호에 응답하여 온, 오프하고 그것에 접속되는 독해용 트랜지스터(TR1)가 가진 정보를 비트라인(4)으로 해독한다. 또한 인접한 소자와는 소자간 분리영역(10)에 의하여 전기적으로 절연된다. 워드라인(3)과 독해용 트랜지스터(TR1)의 프로팅 게이트(2)는 동일 공정으로 형성되기 때문에 동일공정으로 만들어진 실리콘 산화막 상에 형성되어 있고 그 때문에 워드라인(3)과 프로팅 게이트(2)를 평면적으로 분리하는 스페이스를 필요로 한다. 제4도는 제3a도 내지 제3c도에 표시된 반도체 기억소자의 등가 회로도이다. 제4도에 있어서, 독해용 트랜지스터(TR1)의 드레인과 선택용 트랜지스터(TR2)의 소오스가 동일한 확산 영역(8)에서 형성되어 상호 접속된다.
종래의 반도체 장치에서는 제3도에서 도시한 바와 같이 프로팅 게이트(2)와 선택 게이트(3a)가 동일 공정에서 형성되기 때문에 동일한 층상에 존재되어 있다. 따라서 종래의 구조에서는 프로팅 게이트(2)와 선택 게이트(3a)를 분리시키기 위한 여분의 스페이스가 필요하였다. 이 스페이스는 장치의 집적도를 향상시키는데 있어 문제점이 된다.
본 발명의 목적은 상술한 결점을 제거하고 프로팅 게이트와 선택 게이트를 분리하기 위한 여분의 스페이스를 필요로 하지 않고 집적도를 향상시킬 수 있는 반도체 기억장치를 제공하고저 하는 것이다.
본 발명에 의한 반도체 기억장치는 프로팅 게이트와 선택 게이트와의 2층 구조를 이용하여 형성한 것이다. 상술한 구조를 채용하므로서 프로팅 게이트와 선택 게이트는 별개의 층 위에 형성되기 때문에 종래와 같이 프로팅 게이트와 선택 게이트를 평면적으로 분리할 필요가 없고 적층할 수가 있어 종래의 장치와 비교하여 셀(cell)의 면적을 작게할 수 있다.
다음에서 본 발명의 일실시예에 대하여 설명한다. 제1a도 내지 제1c도는 본 발명의 일실시예에 의한 반도체 기억소자(EEPROM)의 구조 및 배치를 도시한 도면이다. 제1a도는 본 발명의 일실시예에 의한 반도체 기억소자의 평면배치를 도시한 도면이고 제1b도는 제1a도의 A-A선의 단면구조를 제1c도는 제1a도의 B-B선의 단면구조를 각각 표시한 것이다.
다음에 제1a도 내지 제1c도를 참조하여 본 발명의 일 실시예에 의한 반도체 기억장치의 구성에 대하여 설명한다. 반도체 기억소자는 반도체 기판(11)의 주면상에 형성되는 독해용 트랜지스터(TR1)와 선택용 트랜지스터(TR2)를 포함한다. 인접하는 반도체 기억소자와는 소자 분리영역(10)에 의하여 전기적으로 절연된다. 독해용 트랜지스터(TR1)는 반도체 기판(11)의 주면상에 불순물을 확산하여 형성되는 소오스 영역(9) 및 드레인 영역(8)과 반도체 기판(11)상에 절연막을 사이에 끼워서 형성되는 프로팅 게이트(2)와 프로팅 게이트(2)상에 절연막을 사이에 끼워 형성되는 콘트롤 게이트(1)를 포함한다. 프로팅 게이트(2)와 반도체 기판(11)과의 사이에 절연막은 터널 산화막(6)과 게이트 산화막 영역을 포함한다. 게이트 산화막 영역의 프로팅 게이트는 독해용 트랜지스터(TR1)의 게이트 영역(7)을 구성한다. 콘트롤 게이트(1) 및 프로팅 게이트(2)는 함께 폴리실리콘으로 형성된다. 또한 콘트롤 게이트(1)와 프로팅 게이트(2)와의 사이에 층간 절연막은 프로팅 게이트(2)를 형성하는 폴리 실리콘을 열 산화하여 형성한다. 독해용 트랜지스터(TR1)의 게이트 영역(7)과 대향하는 반도체 기판(11)에 불순물을 함유하지 않는 채널 영역은 불순물 주입의 경우에 이온 주입 마스크를 사용하므로서 형성된다. 선택용 트랜지스터(TR2)는 독해용 트랜지스터(TR1)의 드레인 영역(8)과 공용되는 소오스 영역(8)과 알루미늄 배선(비트라인)(4)에 콘택트공(5)을 통하여 접속되는 드레인 영역(12)과 게이트 영역(3a)으로 구성된다. 제2도는 본 발명의 일 실시예인 반도체 기억장치의 등가 회로도이다.
본 발명의 특징으로서 종래 동일 고정으로 형성되던 프로팅 게이트(2)와 선택 게이트(3a)를 별도 공정으로 형성한다. 즉 실시예에서는 워드라인(3)과 프로팅 게이트(2)와 콘트롤 게이트(1)에 3층 폴리 실리콘 구조를 사용하므로서 평면도 제1a도에 표시한 바와 같이 프로팅 게이트(2)와 워드라인(3)을 중합하는 것이 가능하게 되었다. 다음에서 제5a도 내지 제5g도를 참조하여 본 발명의 일 실시예에서의 반도체 기억장치의 제조공정에 대하여 설명한다.
우선 제5a도에 도시한 바와 같이 반도체 기판(11)상에 실리콘 산화막으로된 소자 분리 영역(10)을 형성한다. 다음에 제5b도에 표시한 바와 같이 게이트 산화막을 형성한 후 제1층용 다결정 실리콘으로 워드라인(3)을 형성하고 열 산화에 의하여 층간 절연막을 형성한다. 다음에는 제5c도에 도시한 바와 같이 터널 영역을 에칭하고 터널 산화막(6)을 형성한다. 다음에 제5d도에 도시한 바와 같이 이온 주입 마스크를 독해용 트랜지스터(TR1)의 게이트 영역에 실시하여 불순물을 주입하고 영역(8)(9)(12)을 형성한다. 다음에 제5e도에 도시한 바와 같이 2층용 다결정 실리콘으로 프로팅 게이트(2)를 형성하고 열 산화에 의하여 층간 절연막을 형성한다. 다음에 제5f도에 도시한 바와같이 3층용 다결정 실리콘으로 콘트롤 게이트(1)을 형성하고 열 산화에 의하여 층간 절연막을 형성한다. 최후에 제5g도에 도시한 바와 같이 패시베이숀 막을 형성하고 콘택트 공(5)을 뚫고 알루미늄 증착에 의한 비트라인(4)을 형성한다.
종래는 워드라인(3)과 프로팅 게이트(2)를 동일 공정으로 형성하고 있기 때문에 제4도 또는 제3a도 내지 제3c도에 도시한 바와 같이 워드라인(3)과 프로팅 게이트(2)를 분리하기 위한 여분의 스페이스가 필요하였다. 본 실시예의 방법에 의하여 워드라인(3)과 프로팅 게이트(2)와 콘트롤 게이트(1)가 각각 별개의 층으로 형성되는 3층 폴리 실리콘 구조를 구성하기 위하여 제2도 또는 제1a도 내지 제1c도에 도시한 바와 같이 워드라인(3)과 프로팅 게이트(2)를 평면적으로 분리할 필요는 없고 중합할 수가 있다. 이것에 의하여 셀의 면적을 작게 할 수 있다.
상기한 바와 같이 본 발명에 의하면 선택 게이트와 프로팅 게이트와를 2층 구조로 하므로서 프로팅 게이트와 선택 게이트를 분리하기 위한 여분의 스페이스를 필요로 하지 않고 프로팅 게이트와 선택 게이트를 중합할 수 있게 되었으므로 반도체 기억장치의 셀 면적을 축소할 수 있어 집적도의 향상을 기능하게 할 수 있다.

Claims (3)

  1. 반도체 기판 표면에 형성된 제1의 소오스 및 드레인 영역과 전기 반도체 기판상에 제1의 절연층을 사이에 끼워 형성된 선택 게이트를 가진 선택 트랜지스터 및 전기 반도체 기판 표면에 형성된 제2의 소오스 및 드레인 영역과 전기 반도체 기판상에 전기 절연층 또는 제2의 절연층을 사이에 끼워 형성된 프로팅 게이트와 전기 프로팅 게이트 상에 제3의 절연층을 사이에 끼워 형성된 콘트롤 게이트를 보유한 독해용 트랜지스터를 포함한 반도체 기억장치로서 전기 선택 게이트와 전기프로팅 게이트가 2층 구조를 형성하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 선택 게이트와 전기 프로팅 게이트가 평면도적으로 보아 접하고 중합하는 영역이 존재하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 콘트롤 게이트와 프로팅 게이트와 선택 게이트가 3층 구조를 형성하는 것을 특징으로 하는 반도체 기억장치.
KR1019860004063A 1985-09-21 1986-05-23 반도체 기억장치 KR900001764B1 (ko)

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JPH07120719B2 (ja) * 1987-12-02 1995-12-20 三菱電機株式会社 半導体記憶装置

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