KR900001763B1

KR900001763B1 - Method for manufacture of dram cell

Info

Publication number: KR900001763B1
Application number: KR1019870003049A
Authority: KR
Inventors: 강면구
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1990-03-19
Also published as: KR880011919A

Abstract

By injecting the same conduction type impurity as arsenic which has larger diffusion coefficient than that of arsenic of a lower part of storage capacitor into a lower part of mini-field to be formed, the oxide film of a first polysilicon layer is not only well connected with a source area by inpurity side diffusion, but also power supply margin of DRAM and refreshment time can be increased. And etching edges of field oxide film enables the storage capacitor to magnify its capacity.

Description

Manufacturing method of DRAM cell

제1도는 1트랜지스터 디램셀 어레이의 회로도.1 is a circuit diagram of a one transistor DRAM cell array.

제2도는 1트랜지스터 디램셀 어레이의 레이아웃 평면도.2 is a layout plan view of a one transistor DRAM cell array.

제3a-k도는 본 발명에 따른 1트랜지스터 디램셀의 제조공정도.3a-k is a manufacturing process diagram of a transistor transistor DRAM cell according to the present invention.

본 발명은 디램(Dynamic Random Access Memory) 셀의 제조방법에 관한 것으로, 특히 고용량 캐패시터를 가지는 1트랜지스터 1캐패시터 디램셀의 제조방법에 관한 것이다. 고집적 디램에 있어서는 1캐패시터와 결합된 1트랜지스터의 메모리 셀이 사용되고 있으며, 이와같은 1트랜지스터의 메모리 셀 어레이 구성을 제1도에 도시한 바와같은 접힘 비트라인(Folded bit line) 방식을 채용하여 사용하고 있다.The present invention relates to a method of manufacturing a DRAM (Dynamic Random Access Memory) cell, and more particularly, to a method of manufacturing a one-transistor, one-capacitor DRAM cell having a high capacity capacitor. In the highly integrated DRAM, one transistor memory cell is used in combination with one capacitor. The memory cell array structure of the one transistor is employed using a folded bit line method as shown in FIG. have.

제1도에서 트랜지스터(Q)는 엔모오스 트랜지스터이고, 비트라인(B)은 상기 트랜지스터(Q)의 드레인(D)과 접속되고, 워드라인(W)은 상기 트랜지스터(Q)의 게이트(G)와 접속되며, 상기 트랜지스터(Q)의 소오스(S)는 스토리지 캐패시터(C)와 접속되며, 상기 캐패시터(C)의 타전극은 실리콘 기판에 접속된다.In FIG. 1, the transistor Q is an MOS transistor, the bit line B is connected to the drain D of the transistor Q, and the word line W is the gate G of the transistor Q. The source S of the transistor Q is connected to the storage capacitor C, and the other electrode of the capacitor C is connected to the silicon substrate.

제2도는 상기 제1도의 회로도에 대한 레이아웃(LAYOUT)을 보인 평면도로서, 제1도의 워드라인(W)은 제2도의 제2폴리실린콘 스트립(50)에 대응하여, 비트라인(B)은 알루미늄등으로 된 메탈스트립(52)에 대응하며, 영역(54)는 스토리지 캐패시터 영역으로 제1폴리실리콘 영역이고, 영역(60)은 N형 불순물을 이온주입하여 형성한 N+소오스 영역이며, 이 소오스영역(60)은 미니 필드산화막 영역(58) 하부의 도전층을 통해 제1폴리실리콘 형성 영역(54) 하부의 도전층과 접속이 된다.FIG. 2 is a plan view showing the layout LAYOUT of the circuit diagram of FIG. 1, wherein the word line W of FIG. 1 corresponds to the second polysilicon strip 50 of FIG. Corresponding to the metal strip 52 made of aluminum or the like, the region 54 is a first polysilicon region as a storage capacitor region, and the region 60 is an N + source region formed by ion implantation of N-type impurities. The region 60 is connected to the conductive layer under the first polysilicon formation region 54 through the conductive layer under the mini field oxide region 58.

한편 영역(62)는 N형 불순물을 이온주입하여 형성한 드레인 영역이며, 영역(56)은 게이트 영역으로 전술한 제2폴리실리콘 하부에 게이트 산화막이 형성되고, 이 산화막층 하부는 채널층이 되며, 윈도우(64)는 드레인(62)과 비트라인을 접속하기 위한 메탈-실리콘 접속부이다.On the other hand, the region 62 is a drain region formed by ion implantation of N-type impurities, and the region 56 is a gate region, and a gate oxide film is formed below the second polysilicon, and the lower oxide layer is a channel layer. The window 64 is a metal-silicon connection for connecting the drain 62 and the bit line.

종래에는 상기 캐패시터 영역 상부에 오버랩된 제1폴리실리콘(54)는 표면 절연층을 형성과 동시에 미니 필드산화막층(58)이 형성되고, 상기 스토리지 캐패시터의 전극이 되는 스토리지 캐패시터 영역 하부의 실리콘 기판표면의 비소 이온주입층의 비소가 상기 미니 필드산화막층 하부의 실리콘기판 표면으로 사이드 확산되는 것을 이용하여 상기 트랜지스터의 소오스와 상기 캐패시터의 전극이 되는 비소 이온주입층과 접속하는 방식이 사용되어 왔었다.Conventionally, the first polysilicon 54 overlapping an upper portion of the capacitor region forms a surface insulating layer and a mini field oxide layer 58 is formed at the same time, and the surface of the silicon substrate under the storage capacitor region serving as an electrode of the storage capacitor. A method of connecting arsenic in the arsenic ion implantation layer of the arsenic ion implantation layer with the arsenic ion implantation layer serving as the electrode of the transistor and the capacitor using side diffusion to the surface of the silicon substrate under the mini-field oxide layer has been used.

이와같은 방식에 있어서는 비소의 확산 계수가 낮기 때문에 미니 필드산화막층의 형성시 상기 실리콘 표면의 이온주입된 비소가 미니 필드산화막층과 트랜지스터의 소오스 영역과의 연결점까지 충분히 확산되지 못하는 경우도 있고, 또한 아웃 확산(Out Diffusion)에 의한 비소 이온 농도의 감소로 캐패시터와 트랜지스터 사이에 고저항이 접속된 결과를 초래하여 디램의 공급전압(VCC)마진이 줄어들고 리프레쉬 타임이 급격히 감소하여 고속동작을 할수 없는 결과를 초래하게 되며 최악의 경우 상기 캐패시터와 트랜지스터의 접속이 개방되어 제조에 실패하는 경우도 발생했었다.In such a method, since the diffusion coefficient of arsenic is low, ion implanted arsenic on the silicon surface may not sufficiently diffuse to the connection point between the mini field oxide layer and the source region of the transistor during formation of the mini field oxide layer. Reduction of arsenic ion concentration due to out diffusion causes the high resistance connected between the capacitor and the transistor, which reduces the supply voltage (VCC) of the DRAM and reduces the refresh time rapidly, making it impossible to operate at high speed. In the worst case, the connection between the capacitor and the transistor was opened, thereby failing to manufacture.

또 다른 문제점은 반도제 메모리장치가 고집적화되어 가는 경향으로 셀 면적이 축소되고 또한 셀에 축적되는 전하량이 감소되므로써, 메모리칩의 조립재료를 자체내의 우라늄 계열의 물질로부터 발생되는 알파 입자에 의해 생성되는 소수 캐리어들의 축적영역에 충분한 전하가 모아져 캐패시터에 기억된 데이타 ＂1＂이 ＂0＂으로 바뀌는 소프트 에러가 발생되는 반도체가 빈도가 증가하는 것이다.Another problem is that due to the trend toward higher integration of semiconductor memory devices, the cell area is reduced and the amount of charge accumulated in the cell is reduced, thereby producing the assembly material of the memory chip by alpha particles generated from uranium-based materials in the cell. The frequency of the semiconductor increases due to the occurrence of a soft error in which sufficient charge is accumulated in the storage region of the minority carriers and the data " 1 " stored in the capacitor changes to " 0 ".

따라서 본 발명의 목적은 미니 필드산화막층이 있어도 스토리지 캐패시터의 전극과 트랜지스터의 소오스 영역과를 원활히 연결하고, 또한 스토리지 캐패시터의 전극과 트랜지스터의 소오스영역 사이의 저항값을 감소시키는 트랜지스터 메모리 셀의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a transistor memory cell which smoothly connects an electrode of a storage capacitor and a source region of a transistor even when a mini field oxide layer is present, and reduces the resistance value between the electrode of the storage capacitor and the source region of the transistor. In providing.

본 발명의 또다른 목적은 고집적 메모리 셀에 있어서도, 알파입자로 인하여 생성되는 소수 캐리어의 축적에 영향을 받지 않을 정도로 고용량 캐패시터를 가지는 1트랜지스터 메모리 셀의 제조방법을 제공함에 있다.It is still another object of the present invention to provide a method of manufacturing a one-transistor memory cell having a high capacity capacitor such that even in a highly integrated memory cell, it is not affected by accumulation of minority carriers generated by alpha particles.

따라서 상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 채널스톱(15)을 형성하기 위해 붕소를 이온주입하는 제1공정과, 셀과 셀의 분리를 위해 필드산화막(16)을 형성하는 제2공정과, 스토리지 캐패시터 하부 전극형성을 위해서 질화막을 에칭하여 비소 이온주입을 위한 윈도우(18)를 형성하는 제3공정과, 고용량 캐패시터를 형성하기 위해 필드산화막층(16)의 가장자리 부분을 에칭하여 스토리지 캐패시터의 면적을 넓히고, 알파입자로 인해 생기는 소수 캐리어에 대한 장벽 형성을 위한 붕소 이온주입을 하는 제4공정과, 상기 공정으로부터 노출된 실리콘 기판의 상부에 두꺼운 희생산화막(22)을 성장시키는 제5공정과, 상기의 희생 산화막을 에칭해 냄과 동시에 실리콘기판상에 있는 질화막 성분의 이물질을 제거하는 제6공정과, 상기 에칭되어 있는 스토리지 캐패시터 부위(23)에 산화절연막을 입히고 스토리지 캐패시터의 하부 전극 형성을 위한 비소 이온주입을 하는 제7공정과, 상기 절연막 위에 스토리지 캐패시터의 폴리실리콘전극(26)을 형성하고 미니 필드 형성 영역 하부에 인 이온주입을 하는 제8공정과, 상기 폴리실리콘 전극 상부에 워드라인이 형성될 부분과의 절연을 위해 두꺼운 산화절연막(29)을 형성하는 제9공정과, 상기 절연막 상부에 폴리 실리콘 워드라인(31)을 형성하고, 트랜지스터의 소오스(33)와 드레인(34)을 형성하는 제10공정과, 상기의 위에 보호막(35)을 형성하고, 보호막층의 상부에 비트라인(37)을 형성하는 제11공정으로 이루어짐을 특징으로 한다.Therefore, in order to achieve the object of the present invention as described above, the present invention provides a first step of ion implanting boron to form a channel stop 15, and a method of forming a field oxide film 16 for cell separation. A second step of forming a window 18 for arsenic ion implantation by etching the nitride film to form a lower portion of the storage capacitor, and etching the edge portion of the field oxide layer 16 to form a high capacity capacitor. A fourth step of increasing the area of the storage capacitor and injecting boron ions to form a barrier against minority carriers caused by alpha particles; and growing a thick sacrificial oxide film 22 on top of the silicon substrate exposed from the step. A fifth step of etching the sacrificial oxide film and removing foreign matters of the nitride film component on the silicon substrate; Is a seventh step of depositing an oxide insulating film on the storage capacitor portion 23 and implanting arsenic ions to form a lower electrode of the storage capacitor, forming a polysilicon electrode 26 of the storage capacitor on the insulating film, and forming a lower portion of the mini field formation region. An eighth step of implanting phosphorus ion into the ninth step, a ninth step of forming a thick oxide insulating film 29 to insulate the portion where the wordline is to be formed on the polysilicon electrode, and a polysilicon wordline on the insulating film A thirteenth step of forming the source 31 and the drain 34 of the transistor; forming a protective film 35 thereon; and forming a bit line 37 over the protective film layer. Characterized in that the eleventh process.

이하 본 발명을 도면을 참조하여 실시예를 들어 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3a-k도는 제2도의 도면중 a-a로 절단한 경우 1트랜지스터의 메모리 셀의 제조공정을 나타낸 도면이다. 출발물질은 P형 단결정 실리콘기판으로써 불순물 농도 7×10¹⁴-3×10¹⁵/cm³이며(100) 결정면을 갖는 직경 4인치 이상의 웨이퍼를 사용한 것이다.3A through K are views illustrating a manufacturing process of a memory cell of one transistor when cut to aa in FIG. 2. The starting material is a P-type single crystal silicon substrate using a wafer of 4 inches or more in diameter having an impurity concentration of 7 × 10 ¹⁴ -3 × 10 ¹⁵ / cm ³ and a (100) crystal plane.

제3a도는 실리콘기판(100)의 표면에 산화막과 질화막을 기르고 채널 스톱층을 형성하기 위한 이온주입을 하는 공정으로써, 먼저 P형 실리콘기판(100)을 세척한 후 열산화법으로 950-1050℃의 온도에서 전표면에 두께 약 150-500Å의 실리콘 산화막층(10)을 형성하고 티엑터내의 SiH₂Cl₂(Dichlorosilane)과 암모니아 분위기에서 상기 산화막층(10)의 전면에 1000-1500Å정도 두께의 질화실리콘층(12)을 형성하고 상기 질환실리콘의 상부에 포토레지스트(13)를 도포한 후 두꺼운 필드산화막(16)과 P＋채널스톱(Channel Stop)(15)의 패턴이 되는 마스크를 사용하여 자외선에 노광하고 상기 포토레지스트(13)를 현상하고 질화실리콘층(12)을 에칭하여 실리콘 산화막층(10)이 노출되게 한 다음 포토레지스트층(13)과 질화실리콘층(12)을 마스크로 하여 채널스톱 영역 형성을 위해 붕소를 에너지 30-80Kev, 도우즈(Dose) 10¹²-10¹³/cm²로 이온주입 한다.FIG. 3a is a step of growing an oxide film and a nitride film on the surface of the silicon substrate 100 and ion implantation to form a channel stop layer. First, the P-type silicon substrate 100 is washed and then thermally oxidized at 950-1050 ° C. A silicon oxide layer 10 having a thickness of about 150-500Å is formed on the entire surface at a temperature, and a nitride of about 1000-1500Å is formed on the entire surface of the oxide layer 10 in an ammonia atmosphere with SiH ₂ Cl ₂ (Dichlorosilane). After the silicon layer 12 is formed and the photoresist 13 is applied on the diseased silicon, a mask that becomes a pattern of a thick field oxide film 16 and a P + channel stop 15 is applied to ultraviolet rays. After exposure, the photoresist 13 is developed and the silicon nitride layer 12 is etched so that the silicon oxide layer 10 is exposed, and then the channel stop is made with the photoresist layer 13 and the silicon nitride layer 12 as masks. Boron to form 30-80Kev energy, a dose ^{^{(Dose) 10 12 -10 13 /}} cm ² is implanted at an.

제3b도는 셀과 셀의 분리를 위한 필드산화막층(16)을 형성하는 공정으로써, 먼저 포토레지스트층(13)을 벗겨내고 약 900℃ 내지 1000℃에서 스팀(Stram) 또는 산화분위기로 하여 5000-6000Å정도의 필드산화막층(16)을 형성하게 되는데 이때 산화막층(10)은 상부의 질화실리콘층(12)의 마스크 작용에 의해 산화막 성장은 없게된다. 제3c도는 스토리지 캐패시터 하부 전극 형성을 위하여 질화막을 에칭하여 비소 이온주입을 위한 윈도우(18)을 형성하는 공정으로써, 상기 제3b도의 전면에 포토레지스트를 도포한 후 마스크를 사용하여 노광, 현상하고 난 후 영역(18)의 질화실리콘을 에칭해 낸다.FIG. 3b is a process of forming a field oxide layer 16 for cell-separation. First, the photoresist layer 13 is stripped, and then steamed or oxidized at about 900 ° C to 1000 ° C. The field oxide layer 16 of about 6000 Å is formed. At this time, the oxide layer 10 has no oxide film growth due to the mask action of the upper silicon nitride layer 12. FIG. 3C is a step of forming a window 18 for arsenic ion implantation by etching a nitride film to form a storage capacitor lower electrode. The photoresist is applied to the entire surface of FIG. 3B and exposed and developed using a mask. The silicon nitride of the rear region 18 is etched away.

제3d도는 고용량 캐패시터를 형성하기 위해 필드산화막층(16)의 가장자리 부분을 에칭하고 붕소를 이온 주입하는 공정으로써, 포토레지스트를 도포하고 마스크를 이용하여 노광, 현상하여 영역(20)을 만들고 노출된 필드산화막(16)과 산화막(10)을 D.I물(Deionized Warer) 대 불산(HF)이 1대 7이 되도록 희석한 용액에 20-30℃의 온도에서 20초-60초정도 에칭하고 포토레지스트(19)를 마스크로 하여 붕소이온을 에너지 50-150 Kev, 도우즈 5,0×10¹²-10¹⁴/cm²정도로 이온주입한다. 이 공정에서 필드산화막(16)이 가장자리를 에칭해 냄으로서 스토리지 캐패시터의 용량은 종래보다 10%-15%가 늘어나게 된다.FIG. 3d is a process of etching the edges of the field oxide layer 16 and ion implanting boron to form a high capacity capacitor. The photoresist is applied and exposed and developed using a mask to form the region 20 and exposed. The field oxide film 16 and the oxide film 10 were etched in a solution diluted with DI water (Deionized Warer) to hydrofluoric acid (HF) 1 to 7 at a temperature of 20-30 ° C. for about 20 seconds to 60 seconds and then photoresist ( 19) As a mask, ion implantation of boron ions with energy 50-150 Kev, dose 5,0 × 10 ¹² -10 ¹⁴ / cm ² . As the field oxide film 16 etches the edges in this process, the capacity of the storage capacitor is increased by 10% -15% compared to the conventional one.

또한 붕소 이온주입을 실시함으로써 알파입자에 의해 생성된 소수 캐리어에 대한 장벽을 형성시킬 뿐 아니라 실리콘기판 내의 고노동 비소와 붕소의 접합 캐패시턴스가 더욱 커져서 소프트 에러가 감소되고, 스토리지 캐패시터의 용량이 커진다.In addition, the boron ion implantation not only forms a barrier to the minority carriers produced by the alpha particles, but also increases the bonding capacitance between the high-working arsenic and boron in the silicon substrate, thereby reducing soft errors and increasing the capacity of the storage capacitor.

제3e도는 상기 제3d도에서 노출된 실리콘기판 상부에 희생산화막(22)을 성장시키는 공정으로써, 상기의 공정에서 남아있는 포토레지스트(19)를 제거한 후 스팀 산화분위기에서 200-1000Å의 산화막을 성장시키는 것이며, 상기 필드산화막 성장시 질화막층의 가장자리를 따라 형성된 질화막 성분의 이물질은 얇은 캐패시터 산화막을 성장시킬 때는 마스크 작용을 하여 산화막 성장을 방해하나 200-1000Å의 희생산화막을 성장시킬때는 별로 문제시 되지 않으며 희생산화막 속에 포함되어져서 희생산화막 제거시에 용이하게 제거될 수 있다.FIG. 3E is a step of growing a sacrificial oxide film 22 on the silicon substrate exposed in FIG. 3D. After removing the remaining photoresist 19 in the above process, a 200-1000 kPa oxide film is grown in a steam oxidation atmosphere. When the field oxide film is grown, the foreign material of the nitride film formed along the edge of the nitride film layer acts as a mask when growing a thin capacitor oxide film and thus prevents the oxide film growth, but is not a problem when growing a sacrificial oxide film of 200-1000Å. And it is included in the sacrificial oxide film can be easily removed when removing the sacrificial oxide film.

제3f도는 희석 불산용액으로 희생산화막(22)을 애칭하여 상기 필드산화막 성장시 생성된 질화막 성분의 이물질을 제거하는 공정이다.3f is a process of nicking the sacrificial oxide film 22 with a dilute hydrofluoric acid solution to remove foreign matters of the nitride film component generated during the growth of the field oxide film.

제3g도는 상기 에칭된 스토리지 캐패시터 부위(23)에 캐패시터 산화막(24)을 형성하고 스토리지 캐패시터의 하부전극을 형성하는 공정으로써, 상기 공정으로부터 노출된 실리콘기판에 800-900℃에서 드라이 산소(Dry O₂) 분위기로 150-200Å의 캐패시터 산화막을 성장시키고 나서, 질화막(12)을 마스크로 하여 비소이온을 에너지 70-120Kev, 도우즈 3×10¹³-3×10¹⁴/cm²로 이온주입한다.FIG. 3g is a step of forming a capacitor oxide layer 24 in the etched storage capacitor portion 23 and forming a lower electrode of the storage capacitor, and dry oxygen (Dry O) at 800-900 ° C. on the silicon substrate exposed from the process. ₂ ) After growing a capacitor oxide film of 150-200 로 in an atmosphere, ion implantation of arsenic ions at an energy 70-120 Kev and dose 3x10 ¹³ -3x10 ¹⁴ / cm ² using the nitride film 12 as a mask.

제3h도는 상기 산화막(24)위에 스토리지 캐패시터의 제1폴리실리콘 전극(26)을 형성하고 미니 필드 하부에 인이온주입을 하는 공정으로써, 제1폴리실리콘을 통상의 CVD(Chamical Vapor Deposition)법으로 리액터 내에서 4000-6000Å의 두께로 전면에 도포하고 POCl₃에 침전시켜 20-80Ω/�로 불순물을 도핑시키고, 전면에 포토레지스트를 도포하고 사진식각 공정에 의해 셀어레이의 스토리지 캐패시터 게이트(26)을 형성할 부분을 남기고 모두 에칭하고 남아있는 포토레지스터를 제거한 후, 미니필드가 생성될 부분(27)에 인이온을 에너지 30-50Kev, 도우즈 10¹³-10¹⁴/cm²로 이온주입을 한다.FIG. 3h is a step of forming a first polysilicon electrode 26 of a storage capacitor on the oxide film 24 and in-ion implantation in a lower portion of the minifield. The first polysilicon is formed by a conventional chemical vapor deposition (CVD) method. The storage capacitor gate 26 of the cell array is applied to the front surface in the reactor with a thickness of 4000-6000Å and precipitated in POCl ₃ to dope impurities at 20-80Ω /. After etching, leaving all the portions to be formed and removing the remaining photoresist, the ion is implanted with energy 30-50Kev, dose 10 ¹³ -10 ¹⁴ / cm ² to the portion 27 where the minifield will be formed. .

제3i도는 제1폴리실리콘(26) 상부에 제2폴리실리콘과의 절연을 목적으로 두꺼운 산화실리콘층을 성장시키는 공정으로써, 900-1000℃의 온도에서 열산화법으로 2500-4500Å의 산화실리콘층(29)을 성장시키고, 남아있는 질화실리콘층(12)을 모두 에칭시키고 난 다음 산화막 전면에 인한 스맨트 모오스 트랜지스터의 드레쉬 홀드전압을 조정하기 위해 붕소의 이온주입 및 디플레숀 모오스 트랜지스터의 드레쉬 홀드전압을 조정하기 위한 인 또는 비소를 이온주입한다.3i is a step of growing a thick silicon oxide layer on top of the first polysilicon 26 to insulate it from the second polysilicon. The silicon oxide layer of 2500-4500Å is thermally oxidized at a temperature of 900-1000 ° C. 29), the remaining silicon nitride layer 12 is etched, and then the implantation of boron ions and the drain hold of the deflection MOS transistor are used to adjust the threshold hold voltage of the Menth MOS transistor due to the entire oxide film. Ion implanted phosphorus or arsenic to adjust the voltage.

상기 산화실리콘층(29)을 성장시킬 때 미니 필드산화막층(30)이 형성되고 미니 필드산화막층 하부의 이온 주입된 비소와 인이 열산화에 의해 아닐링 됨과 동시에 확산이 일어나서 비소보다 사이드 확산이 2배나 큰 인에 의해 미니 필드(30)의 버어드비크(Bird Beak) 부분을 완전히 덮을 수 있게된다.When the silicon oxide layer 29 is grown, a mini field oxide layer 30 is formed, and ion implanted arsenic and phosphorus under the mini field oxide layer are annealed by thermal oxidation, and diffusion occurs, so that side diffusion is less than arsenic. By two times larger phosphorus, it is possible to completely cover the Bird Beak portion of the mini field (30).

제3j도는 상기 산화막의 상부에 모오스 트랜지스터의 게이트전극 및 워드라인을 형성하기 위한 제2폴리실리콘을 형성하고 트랜지스터의 드레인, 소오스영역 형성을 위해 비소를 이온주입하는 공정으로써, 상기 절연막층 상부 전면에 전술한 통상의 방식에 의해 제2폴리실리콘을 도호하고 POCl₃에 침전시켜 불순물을 도핑시키고 나서 전면에 포토레지스트를 도포하고 사진식각 방법에 의해 워드라인(31)을 형성시키고, 트랜지스터의 소오스와 드레인을 형성하기 위해 비소를 이온주입하고 제2폴리실리콘(31)상에 열산화법으로 약 1000-2500Å정도의 산화막을 성장시킨다. 이 산화막층(32) 형성시 상기 이온주입된 비소이온의 확산이 일어나서 트랜지스터의 소오스(33)와 드레인(34) 영역이 형성된다.FIG. 3j is a step of forming a second polysilicon for forming a gate electrode and a word line of a MOS transistor on the oxide film, and ion implanting arsenic to form a drain and a source region of the transistor. The second polysilicon is protected by the conventional method described above, precipitated in POCl ₃ , doped with impurities, the photoresist is applied to the entire surface, and the word line 31 is formed by a photolithography method. Arsenic is ion-implanted to form an oxide, and an oxide film of about 1000-2500 kPa is grown on the second polysilicon 31 by thermal oxidation. When the oxide layer 32 is formed, the ion implanted arsenic ions are diffused to form the source 33 and drain 34 regions of the transistor.

제3k도는 상기 공정을 거쳐 표면위에 보호막층(35)을 도포하고 비트라인(37)을 형성하는 공정으로써, 제3j도 전면에 PSG(Phosphosilicate Glass) 또는 BPSG(Borophosphosilicate Glass)로 된 보호막층(35)을 통상의 CVD(Chamical Vapor Deposition) 방법에 의해 도포하고 나서 포토레지스트를 전면에 도포하고 사진식각 방법으로 비트라인 형성을 위한 윈도우(36)를 열고 알루미늄의 비트라인(37)을 형성하게 된다.3k is a process of coating the protective layer 35 on the surface and forming the bit line 37 through the above process, and the protective layer 35 made of PSG (Phosphosilicate Glass) or BPSG (Borophosphosilicate Glass) on the entire surface of FIG. 3j. ) Is applied by a conventional chemical vapor deposition (CVD) method, then a photoresist is applied to the entire surface, and a window 36 for forming a bit line is opened by a photolithography method to form a bit line 37 of aluminum.

전술한 바와같은 본 발명은 미니필드가 형성될 부위의 하부에 스토리지 캐패시터 영역 하부의 비소보다 확산계수가 큰 비소와 동일 도전형의 불순물을 이온주입 하므로서 제1폴리실리콘층의 표면산화막 형성시의 상기 불순물의 사이드 확산으로 소오스 영역과의 접속이 원활히 이루어질 뿐만 아니라 미니 필드산화막층의 하부의 저항을 줄여 디램장치의 전원공급 마아진 및 리프레쉬 타입을 증가시킬수 있고, 필드 산화막층의 가장자리를 에칭해서 스토리지 캐패시터의 용량을 크게할 수 있다.As described above, according to the present invention, when the surface oxide film of the first polysilicon layer is formed by ion implantation of impurities having the same conductivity type as arsenic having a diffusion coefficient greater than that of arsenic under the storage capacitor region under the portion where the minifield is to be formed. Impurity side diffusion enables smooth connection with the source region, and reduces the resistance of the bottom of the mini field oxide layer, thereby increasing the power supply margin and refresh type of the DRAM device, and etching the edges of the field oxide layer to etch the storage capacitor. The capacity can be increased.

또한 본 발명은 캐패시터 영역 하부 비소층 아래로 붕소를 이온주입 하므로써 우라늄 계열의 알파입자에 의해 생긴 소수 캐리어에 대해 장벽을 형성하여 소수캐리어로 인한 축적된 전하량의 손실을 막아서 캐패시터에 저장된 데이타 ＂1＂이 ＂0＂으로 바뀌는 것을 방지하고 비소층과 붕소층으로 접합 캐패시터의 용량이 커지므로 전체 캐패시터의 용량을 크게할 수 있다.In addition, the present invention forms a barrier against minority carriers caused by uranium-based alpha particles by implanting boron under the arsenic layer below the capacitor region, thereby preventing the loss of accumulated charge due to the minority carriers. The capacitance of the junction capacitor is increased by the arsenic layer and the boron layer, and the capacity of the entire capacitor can be increased.

Claims

In the manufacturing process of a semiconductor memory cell, the first step of forming a silicon oxide layer 10 and a silicon nitride layer 12 on the entire surface of the silicon substrate 100 and ion implantation of boron to form a channel stop region 15; And a second process of forming a field oxide layer 16 for separating the cell from the cell on the channel stop region 15 and a third forming the ion implantation window 18 to form a lower electrode of the storage capacitor. To form a high capacity capacitor, the edge portion of the field oxide layer 16 is etched with a dilute hydrofluoric acid solution to expand the storage capacitor region 54 and to form a small number of carriers generated by alpha particles under the storage capacitor region 54. A fourth step of ion implanting the boron 21 to form a barrier to prevent collection; a fifth step of growing the sacrificial oxide film 22 in the capacitor region etched in the fourth step; Hee A sixth step of removing contaminants such as a white ribbon remaining on the capacitor site by etching the oxide film 22; and growing a capacitor oxide film 24 on the silicon substrate portion exposed and etched in the sixth step. A seventh step of implanting arsenic ions serving as one electrode and a first polysilicon 26 serving as a second electrode of the capacitor are formed on the upper portion of the capacitor oxide film grown in the seventh step, and phosphorus ions are formed under the minifield. An eighth step of implanting and forming a thick silicon oxide layer on the first polysilicon electrode 25 to insulate the second polysilicon and removing all remaining silicon nitride, and then A ninth process of doping impurities on the front surface for adjusting the threshold voltage and a second poly for forming a gate electrode of a word line and a transistor on the silicon oxide Forming a recon, forming a source 33 and drain 34 region of the transistor; forming a passivation layer 35; and forming a bit line 37 of an alloy of aluminum and silicon thereon. A method of manufacturing a semiconductor memory cell, comprising the eleventh step.