KR890003215B1 - Process adapted to the manufacture of d-ram - Google Patents
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Abstract
Description
제1도는 1트랜지스터 디램셀 어레이의 회로도.1 is a circuit diagram of a one transistor DRAM cell array.
제2도는 1트랜지스터 디램셀 어레이의 레이아웃의 평면도.2 is a plan view of the layout of the one transistor DRAM cell array.
제3(a)도-제3(i)도는 본 발명에 따른 1트랜지스터 디램셀의 제조 공정도.3 (a) to 3 (i) is a manufacturing process diagram of a transistor transistor DRAM cell according to the present invention.
본 발명은 디램(Dynamic Random Access Memory)셀의 제조 방법에 관한 것이고, 특히 이중 다결정 실리콘 전극 구조를 갖는 1트랜지스터 1캐패시터의 디램셀의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a DRAM (Dynamic Random Access Memory) cell, and more particularly to a method of manufacturing a DRAM cell of a single transistor 1 capacitor having a double polycrystalline silicon electrode structure.
고 집적 디램에 있어서는 1캐패시터와 결합된 1트랜지스터의 메모리 셀이 사용되고 있으며 이와같은 1트랜지스터 셀들의 메모리 어레이 구성을 제1도에 도시한 바와같은 접힘 비트라인(folded bit line)방식을 채용하여 사용하고 있다.In the high-integrated DRAM, one transistor memory cell combined with one capacitor is used. The memory array configuration of the one transistor cells employs a folded bit line method as shown in FIG. have.
제1도에서 트랜지스터(Q)는 엔 모오스 트랜지스터이고, 비트라인(B)은 상기 트랜지스터(Q)의 드레인(D)과 접속되고, 워드라인(W)은 상기 트랜지스터(Q)의 게이트(G)와 접속되며, 상기 트랜지스터(Q)의 소오스(S)는 스토리지 캐패시터(C)와 접속되며, 상기 캐패시터(C)의 타 전극은 실리콘 기판에 접속된다.In FIG. 1, the transistor Q is an MOS transistor, the bit line B is connected to the drain D of the transistor Q, and the word line W is the gate G of the transistor Q. The source S of the transistor Q is connected to the storage capacitor C, and the other electrode of the capacitor C is connected to the silicon substrate.
제2도는 상기 제1도의 회로도의 레이아웃을 보인 평면도로서, 제1도의 워드라인(W)은 제2도의 제2폴리실리콘 스트립(52)에 대응하며, 비트라인(B)은 알루미늄 등으로 된 메탈 스트립(66)에 대응하며, 영역(54)는 스토리지 캐패시티 영역으로 제1폴리실리콘 영역이고, 영역(60)은 N형 불순물을 이온 주입하여 형성한 N+소오스 영역이며 이 소오스영역(60)은 미니필드 산화막 영역(58)하부의 도전층을 통해 제1폴리실리콘 형성영역(54) 하부의 도전층과 접속이 된다.FIG. 2 is a plan view showing the layout of the circuit diagram of FIG. 1, wherein the word line W of FIG. 1 corresponds to the
한편 영역(62)는 N+형 불순물을 이온 주입하여 형성한 드레인 형역이며, 영역(56)은 게이트 영역으로 전술한 제2폴리실리콘 하부에 게이트 산화막이 형성되고 이 산화막층 하부는 채널층이 되고, 윈도우(64)는 드레인과 비트라인을 접속하기 위한 메탈-실리콘 접속부이다.On the other hand, the
종래에는 상기 트랜지스터 영역과 스토리지 캐패시터 영역 사이에 미니필드 산화막 영역을 형성하고 상기 트랜지스터의 소오스와 상기 스토리지 캐패시터의 전극이 되는 상기 스토리지 캐패시터의 영역하부의 실리콘기판 표면의 비소 이온 주입층과 접속하는 방식이 사용되어 왔었다.Conventionally, a method of forming a minifield oxide region between the transistor region and the storage capacitor region and connecting the arsenic ion implantation layer on the surface of the silicon substrate under the region of the storage capacitor which becomes the source of the transistor and the electrode of the storage capacitor is known. It has been used.
이와같은 방식에 있어서는 상기 캐패시터 영역 상부에 오버랩된 제1폴리실리콘의 표면 절연층을 형성과 동시에 미니필드 산화막층이 형성되고 상기 이온 주입된 비소가 상기 미니필드 상화막층 하부의 실리콘 기판 표면으로 사이드 확산되는 것을 이용하여 상기 트랜지스터의 소오스와 상기 캐패시터의 형성시 상기 실리콘 표면의 상기 이온 주입된 비소의 도핑이 낮아질 수 있어 캐패시터와 트랜지스터 사이에 고 저항이 접속된 결과를 초래하여 디램의 공급전압(Vcc) 마진이 줄어들고 리프레쉬 타임이 급격히 감소하여 고속동작을 할수 없는 결과를 초래하게 되며 최악의 경우 상기 캐패시터와 접속이 개방되어 제조에 실패하는 경우도 발생했었다.In this manner, a surface insulating layer of overlapping first polysilicon is formed on the capacitor region and a minifield oxide layer is formed at the same time, and the ion-implanted arsenic is later diffused to the surface of the silicon substrate under the minifield upper layer. When the source of the transistor and the capacitor are formed, the doping of the ion-implanted arsenic on the silicon surface may be lowered, resulting in a high resistance connected between the capacitor and the transistor, thereby supplying the supply voltage (Vcc) of the DRAM. The margin is reduced and the refresh time is drastically reduced, resulting in the inability to operate at high speed. In the worst case, the capacitor and the connection were opened, thus failing to manufacture.
또 하나의 문제점은 반도체 메모리 장치가 고 집접화되어 가는 경향으로 셀 면적이 축소되고 또한 셀에 축적되는 전하량이 감소되어 메모리침의 조립 재료들 자체내의 우라늄 계열의 물질로부터 발생되는 알파 입자에 의해 생성되는 소수 캐리어들이 축적 영역에 충분한 전하가 모아져 축적된 "1"과 "0"간의 차이가 없어져 데이타가 바뀌거나 소프트 에러가 발생되는 도가 증가한다는 것이다.Another problem is that the semiconductor memory device tends to be highly integrated, and the cell area is reduced and the amount of charge accumulated in the cell is reduced, which is generated by alpha particles generated from uranium-based materials in the assembly materials of the memory needle itself. When the minority carriers are accumulated enough charge in the accumulation region, there is no difference between accumulated " 1 " and " 0 ", thereby increasing the degree of data change or soft error.
따라서 본 발명의 목적은 미니필드 산화막층이 있어서도 스토리지 캐패시터의 전극과 트랜지스터의 소오스 영역과를 원활히 연결하고, 또한 스토리지 캐패시터의 전극과 트랜지스터의 소오스 영역 사이의 저항값을 감소시키는 1트랜지스터 메모리 셀의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to manufacture a single-transistor memory cell which smoothly connects the electrode of the storage capacitor and the source region of the transistor even in the mini-field oxide layer and reduces the resistance value between the electrode of the storage capacitor and the source region of the transistor. In providing a method.
본 발명의 또 다른 목적은 고 집적 메모리 셀에 있어서도 전하 축척량 감소로 인해 알파 입자의 영향으로 발생되는 소프트 에러의 발생정도를 최소로 하는데 있다.Still another object of the present invention is to minimize the occurrence of soft errors caused by the effect of alpha particles due to the reduction of charge accumulation even in high integrated memory cells.
따라서 상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 스토리지 캐패시터의 전극이 되는 비소의 이온 주입에 이어 기판의 도전형과 동일 도전형의 불순물을 이온 주입하여 알파 입자에 의해 생성된 소수 캐리어가 캐패시터로 모이는 것을 막는 소수 캐리어에 대한 장벽을 형성하여 축적된 전하량을 보호하고, 미니필드가 형성될 부분에 비소보다 확산 계수가 큰 동일 도전형 불순물을 이온 주입하면 미니필드 상화막층 형성시 사이드 확산이 일어나서 스토리지 캐패시터 전극과 트랜지스터의 소오스 영역이 원활하게 접속되게 함을 특징으로 한다.Therefore, in order to achieve the object of the present invention as described above, the present invention provides a small number of carriers generated by alpha particles by ion implantation of impurities of the same conductivity type as that of the substrate following ion implantation of arsenic which is an electrode of the storage capacitor. It forms a barrier against minority carriers that prevents the collection of capacitors and protects the accumulated charge amount. When ion implantation of the same conductivity type impurity with a larger diffusion coefficient than arsenic into the part where the minifield is to be formed, side diffusion occurs when forming the minifield layer. It is characterized in that the storage capacitor electrode and the source region of the transistor are smoothly connected.
이하 본 발명을 도면을 참조하여 실시예를 들어 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3(a)도-제3(i)도는 제2도의 도면중 a-a로 절단한 경우 1트랜지스터 메모리 셀의 제조 공정을 나타낸 도면이다.3 (a) to 3 (i) show the manufacturing process of one transistor memory cell when cut with a-a in FIG.
출발물질은 P형 단결정 실리콘 기판으로써 불순물 농도 7×101 t-3×1015/㎤이며 (100) 결정면을 갖는 직경 4인치 이상의 웨이퍼를 사용한 것이다.The starting material is a P-type single crystal silicon substrate using a wafer of 4 inches or more in diameter having an impurity concentration of 7 × 10 1 t −3 × 10 15 / cm 3 and having a (100) crystal plane.
제3(a)도는 실리콘 기판(100)의 표면에 산화막, 질화막을 기르고 셀과 셀을 분리하기 위한 채널 스톱(18)을 만들기 위한 공정으로써, 먼저 P형 실리콘 기판(100)을 세척한후 열 산화법을 이용하여 전 표면에 두께 약 100-400Å의 실리콘 산화막층(10)을 형성하고 리액터내의 SiH2CL2(Dichlorosilane)과 암모니아 분위기에서 상기 산화막층(10) 전면에 500-1500Å의 질화실리콘층(12)을 형성한다.3 (a) is a process for growing an oxide film and a nitride film on the surface of the
그후 사진 식각법에 의해 상기 질화 실리콘층(12)의 상부에 포토레지스트(13)를 도포한후 두꺼운 필드 산화막(16)과 P+채널 스톱(channel stop)(18)의 패턴이되는 마스크를 사용하여 자외선에 노광하고 상기 포로레지스트(13)를 현상하고 질화실리콘층(12)을 에칭하여 실리콘 산화막층(10)이 노출되세 한다음 포토레지스트층(13)과 질화 실리콘층(12)을 마스크로하여 채널 스톱 영역 형성을 위해 붕소를 에너지 약 30-150Kev 도우즈(dose) 1×1012-1014/㎠로 이온 주입한다.After that, the photoresist 13 is applied on the
제3(b)도는 셀과 셀의분리를 위한 필드 산화막층(16)을 형성하는 공정으로써, 먼저 포토레지스트층(13)을 벗겨내고 약 900℃내지 1000℃에서 스팀(Steam) 또는 산화분위기로하여 필드 산화막층(16)을 형성하게 되는데 이때 산화막층(10)은 상부의 질화실리콘층(12)의 마스크 작용에 의해 산화막 성장은 없게 된다.FIG. 3 (b) shows a process of forming the
제3(c)도는 비소이온의 주입으로 스토리지 캐패시터의 전극을 형성하는 공정으로써, 마스크를 사용하여 스토리지 캐패시터 영역과 미니필드 산화막 형성영역을 위해 사진 식각법으로 영역(20)의 질화 실리콘층을 에칭하여 하부의 실리콘 산화막이 나타나도록 하고, 스토리지 캐패시커의 전극 형상을 위해 비소를 에너지 약 20-100kev 도우즈 1×1014-1015/㎠로 하여 이온 주입을 한다.FIG. 3 (c) shows a process of forming an electrode of a storage capacitor by implantation of arsenic ions, and etching the silicon nitride layer of the
제3(d)도는 붕소 이온의 주입으로 알파 입자로 인해 생성되는 소수 캐리어로부터 축적된 전하량을 보호하기 위한 장벽을 만드는 공정으로서, 상기 공정을 거친 소자의 전표면에 포토레지스트(23)을 도포하고 사진 식각 방법으로 스토리지 캐패시터가 형성될 부분의 하부에 붕소 이온을 주입하기 위한 영역(21)을 만들고, 붕소를 에너지 50-200Kev 도우즈 1×1012-1014/㎠로 이온 주입한다.FIG. 3 (d) shows a process of forming a barrier for protecting the amount of charge accumulated from the minority carriers generated by the alpha particles by the injection of boron ions. The photoresist 23 is applied to the entire surface of the device subjected to the process. The
제3(e)도는 실리콘 산화막(10)층 위에 풀리실리콘 전극을 형성하고, 미니필드가 형성될 부분의 하부에 스토리지 캐패시터와 트랜지스터 소오스 부위의 원활한 연결을 위해 인 이온을 주입하는 공정으로써, 제1폴리실리콘(26)을 제3(d)도로 전면에 도포한다.3 (e) shows a process of forming a pulley silicon electrode on the
이 제1풀리실리콘은 통상의 방식으로 리액터내에서 약 3500-6000Å의 두께로 도포되며 N+확산 또는 이온주입에 의해 20-100Ω/O로 도우핑 된다.This first pulley silicon is applied in a reactor to a thickness of about 3500-6000 kPa in a conventional manner and doped to 20-100 Ω / O by N + diffusion or ion implantation.
이 제1 폴리실리콘은 포토레지스트로 도포하고 사진 식각방법에 의해 셀 어레이의 스토리지 캐패시터 게이트(26)를 형성할 부분을 남기고 모두 에칭해 버리고 스토리지 캐패시터 게이트(26) 상부의 포토레지스터와 질화 실리콘(12)을 마스크로 하여 미니필드가 형성될 부분의 하부에 인을 에너지 30-200Kev 도우즈 1×1012-1014/㎠로 이온 주입하고 난후, 스토리지 캐패시터 상부에 남아 있는 포토레지스터를 제거한다.The first polysilicon is coated with photoresist and etched away, leaving portions to form the storage capacitor gate 26 of the cell array by a photolithography method, and the photoresist and silicon nitride (12) on the storage capacitor gate 26. Using a mask as a mask, ion is implanted into the lower portion of the minifield to be formed with energy 30-200 Kev dose 1 × 10 12 -10 14 / cm 2, and then the photoresist remaining on the upper portion of the storage capacitor is removed.
제3(f)도는 제1폴리실리콘 상부에 제2 폴리실리콘과의 절연을 목적으로 하는두꺼운 산화 실리콘층을 성장시키는 공정으로써, 제1폴리실리콘층(26)의 표면에 열산화법에 의해 900-1000℃에서 약 1500-6000Å의 산화막층(29)를 형성하면 도시한 바와같이 미니필드 산화막층(30) 1500-6000Å 정도의 두께로 성장되며, 상기 미니필드 산화막층 하부의 이온 주입한 비소와 인이 전술한 비소와 인이 전술한 열 상화에 의해 아닐링이 됨과 동시에 확산이 일어나고 인이 미니필드 산화막층(30)의 버어드 비크(Bird Beak)부분을 완전히 덮을 수 있다.FIG. 3 (f) shows a process of growing a thick silicon oxide layer on top of the first polysilicon to insulate the second polysilicon from the surface of the first polysilicon layer 26 by thermal oxidation. When the oxide layer 29 of about 1500-6000 kV is formed at 1000 ° C, the mini-field oxide layer 30 is grown to a thickness of about 1500-6000 mW as shown in FIG. As described above, the arsenic and phosphorus are annealed by the above-described thermal imaging, and diffusion occurs, and phosphorus can completely cover the buried beak portion of the minifield oxide layer 30.
제3(g)도는 전술한 산화막의 상부에 모오스 트랜지스터의 게이트 전극 및 워드 라인을 형성하기 위한 제2폴리실리콘을 형성하는 공정으로써, 제3(f)도의 질화 실리콘등(12)을 에칭해 비리고 전면에 인한 스멘트 모오스 트랜지스터의 드레쉬홀드 전압을조정하기 위한 인 또는 비소를 이온 주입한후, 모오스 트랜지스터의 게이트 전극 밀 워드라인을 형성하기 위한 제2폴리실리콘을 전술한 통상의 방식에 의해 전면에 도포하고 사진 식각방법에 의해 에칭을 해서 도시한 바와같이 게이트 전극 및 워드라인(34)을 형성한다.FIG. 3 (g) is a step of forming a second polysilicon for forming a gate electrode and a word line of a MOS transistor on the above-described oxide film. The
제3(h)도는 상기 트랜지스터의 소오스와 드레인을 형성하기 위한 공정으로써, 트랜지스터의 소오스와 트레인을 형성하기 위해 비소를 이온 주입한후 열 산화법에 의해 상기 게이트 전극 및 워드라인(34)이 되는 제2폴리실리콘층의 표면에 산화막층(36)을 형성하면, 상기 이온 주입된 비소 이온을 확산되어 소오스 영역(37)과 드레인 영역(38)이 형성된다.FIG. 3 (h) shows a process for forming the source and drain of the transistor. The ions are implanted with arsenic to form the source and the train of the transistor, and then the gate electrode and the word line 34 are formed by thermal oxidation. When the oxide layer 36 is formed on the surface of the 2 polysilicon layer, the source implanted arsenic ions are diffused to form a source region 37 and a drain region 38.
제3(i)도는 상기 공정을 거친 표면위에 보호막층(40)을 도포하고 비트라인(42)를 형성하는 공정으로써, 제3(h)도의 전면에 PSG(phosposilicate Glass) 또는 BPSG(Borophosphosilicate Glass)로된 보호막층(40)을 통상의 방법에 의해 도포하고 사진 식각 방법으로 비트라인 형성을 위한 윈도우(41)를 열고 알루미늄의 비트라인(42)을 형성하게된다.FIG. 3 (i) is a process of coating the passivation layer 40 on the surface subjected to the above process and forming the bit line 42. PSG (phosposilicate glass) or BPSG (Borophosphosilicate Glass) on the entire surface of FIG. The passivation layer 40 is applied by a conventional method, and a window 41 for forming a bit line is opened by a photolithography method to form a bit line 42 of aluminum.
전술한 바와같이 본 발명은 미니필드가 형성될 부위의 하부에, 스토리지 캐패시터 영역 하부의 비소 보다 확산 계수가 큰 비소와 동일 도전형의 불순물을 이온 주입하므로써, 제1폴리실리콘층의 표면 산화막 형성시의 상기 불순물의 사이드 확산으로 소오스 영역과의 접속이 원할이 이루어질 뿐만 아니라 미니필드 산화막층 하부의 저항을 줄여 디램 장치의 전원 공급 전압 마아진 및 리프레쉬 타임을 증가 시킬 수 있고, 스토리지 캐패시터 영역 하부 비소층 아래로 붕소를 이온 주입하므로써, 우라늄 계열의 알파 입자에 의해 생긴 소수 캐리어에 대해 장벽을 형성하여 소수 캐리어로 인한 축적된 전하량의 손실을 막하 축적된 데이타가 바뀌거나 소프트 에러가 발생하는 정도를 최소로 할 수 있다.As described above, according to the present invention, when the surface oxide film of the first polysilicon layer is formed by ion implanting impurities having the same conductivity type as arsenic having a larger diffusion coefficient than arsenic under the storage capacitor region, The side diffusion of the impurity of the impurity not only facilitates connection with the source region, but also reduces the resistance under the minifield oxide layer, thereby increasing the power supply voltage margin and refresh time of the DRAM device, and under the arsenic layer under the storage capacitor region. The ion implantation of boron forms a barrier against minority carriers caused by uranium-based alpha particles, preventing the loss of accumulated charge due to minority carriers and minimizing the extent to which accumulated data are altered or soft errors occur. Can be.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870000580A KR890003215B1 (en) | 1987-01-24 | 1987-01-24 | Process adapted to the manufacture of d-ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870000580A KR890003215B1 (en) | 1987-01-24 | 1987-01-24 | Process adapted to the manufacture of d-ram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880009435A KR880009435A (en) | 1988-09-15 |
| KR890003215B1 true KR890003215B1 (en) | 1989-08-26 |
Family
ID=19259113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870000580A KR890003215B1 (en) | 1987-01-24 | 1987-01-24 | Process adapted to the manufacture of d-ram |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890003215B1 (en) |
-
1987
- 1987-01-24 KR KR1019870000580A patent/KR890003215B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880009435A (en) | 1988-09-15 |
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