KR900001029B1

KR900001029B1 - 디지탈 pbx 스위치

Info

Publication number: KR900001029B1
Application number: KR1019850002878A
Authority: KR
Inventors: 죤 프란시스 웨이커리; 사무엘 프레드릭 우드
Original assignee: 디. 에이. 부이. 아이. 디 시스템스, 인코포레이션; 바다위 엠. 에쌈
Priority date: 1984-05-07
Filing date: 1985-04-29
Publication date: 1990-02-24
Also published as: ZA852744B; AU3099589A; CA1237186A; KR850008089A; AU3099389A; AU4151385A; IL75071A; ES8708106A1; IL75071A0; ES8708105A1; ES555892A0; WO1985005241A1; EP0182798A1; ES8700526A1; ES542847A0; EP0182798A4; ES555893A0; JPS60240294A; AU584331B2; BR8506717A

Abstract

내용 없음.

Description

디지탈 PBX 스위치

제1도는 디지탈 PBX(Private Branch Exchange) 스위치의 구성도.

제2a도는 집중스위칭 구성으로 작동하는 디지탈 PBX를 나타내는 도면.

제2b도는 분산된 스위칭 구성으로 작동하는 디지탈 PBX를 나타내는 도면.

제3도는 본 발명의 타임슬로트(timeslot)와 신호(signaling) 버스들의 상세도.

제4도는 본 발명의 클록동작과 타임슬로트 타이밍의 도해도.

제5a도는 제3도의 타임슬로트버스에 접속된 라인카드 모듈(line card module) 내에 사용된 타임슬로트 부호화회로를 도식적으로 보인 도면.

제5b도는 제5a도의 회로의 타이밍 동작을 나타내는 도면.

제6a도는 제3도 회로의 신호 버스에 접속된 각각의 라인카드 모듈상의 모듈선택회로의 상세도.

제6b도는 제6a도 회로의 타이밍 동작을 나타내는 도면.

제7도는 제3도의 신호 버스의 라인카드 모듈 선택라인을 구동시키는데 사용되는 중앙제어 모듈회로도.

제8도는 제3도의 신호 버스의 메세이지 입력, 메세이지 출력 및 리세트 라인들에 결합된 중앙제어 모듈과 라인카드 모듈 회로도.

본 발명은 디지탈 가입 전화분야에서 구내교환기(private Branch Exchange ; PBX)에 관한 것으로, 특히 음성 및 데이터 신호들을 전송할 수 있는 디지탈 PBX 스위치내의 타임슬로트 버스(timeslot bus)와 신호버스(signaling bus)에 관한 것이다.

PBX들은 현재 전화시스템들에서 증가추세로 사용되고 있다.

PBX 시스템은 사무실, 건물 또는 공장의 전화를 함께 연결시켜 준다. PBX 시스템내의 사람은 누구나 외부의 회선 및 기능을 사용함으로서 비용이나 시간낭비없이 그 시스템내의 다른 어떤 사람과도 통화할 수 있다.

PBX 시스템들은 점점 디지탈화되고 있다. 발신자의 아나로그(analog) 음성신호들은 디지탈(digital) 형식의 표현으로 변환된다. 이 디지탈 신호들은 PBX 시스템을 통하여 전송된다. 또한 PBX 시스템들은 증가추세로 컴퓨터 데이터 신호들을 전송하는데 사용되고 있다. 이는 가정과 사무실내에서 퍼스날컴퓨터(personal computer)의 부분적인 이용 가능성에 기인된다.

제1도에 보인 바와같은 시스템의 심장부 즉, PBX 시스템은 그 시스템내의 발신자를 연결해주며, 또한 PBX 시스템외의 호출이 필요할 경우 발신자를 외부회선에 연결해 주기도 하며, 또한 외부의 발신자를 그 시스템내의 회선에 연결해 주기도 한다.

PBX 스위치는 일반적으로 다수의 모듈 즉, ＂라인카드(ling card)＂를 갖고 있다. 각 라인카드는 다수의 전화기 즉, ＂터미날(terminal)＂에 연결되어 있으며, 라인카드들은 ＂버스＂ 또는 때때로 ＂백플레인버스(back-plane bus)＂로 호칭되는 한세트의 라인에 의해 상호 연결되어 있다. 제1도의 버스 10과 같은 버스는 타임슬로트버스를 갖고 있다. 타임슬로트버스는 예를들어 음성 데이터 또는 컴퓨터 데이터의 디지탈신호들을 전송한다.

디지탈 PBX에서, 음성신호들은 어떤속도 즉 전형적으로는 초당 8,000회(8KHz)로 표본화되며, 그 결과로 나오는 전압 샘플들은 디지탈 형식의 표현 전형적으로는 8비트 ＂μ-law＂ 또는 ＂A-law＂ 코드화로 변환된다. 그 결과로 되는 비틀들의 씨퀀스(8,000×8 또는 64K 비트/초)는 오리지날 음성신호의 펄스 코드변조(PCM)표현으로 호칭된다. 디지탈 PBX는 그 PBX 시스템내의 어떤장소로부터 다른 장소로 PCM 신호들을 전달 및 스위치시켜준다. 최후에, PCM 신호들은 인간이 들을 수 있도록 다시 아나로그음성신호로 변환된다.

PCM신호는 특정의 시간간격 즉, 타임슬로트기간중에 버스 10상에서 전송된다. 각각의 타임슬로트는 데이터의 PCM 64K 비트/초의 흐름을 운반할 수 있으며, 그 때문에 전형적으로 각각의 입력되거나 출력되는 음성경로에 대해 1개의 타임슬로트가 필요하다. 물론, 1개의 타임슬로트는 또한 초당 64K비트까지의 속도로 컴퓨터 데이터를 전송하도록 사용될 수도 있다.

타임슬로트 버스 이외에, 버스 10은 tls스를 갖고 있다.

PCM 코드화된 음성신호와 데이터신호 이외에도 디지탈 PBX 스위치는 또한 ＂신호＂ 즉 개개의 음성 또는 데이터포트(port)와 관련하는 제어정보를 전송 및 절환시켜야 한다. 예를들어 회전 다이알식전화에서 수화기가 ＂오프후크(off-hook)＂된 것, 숫자가 다이얼된 것 등을 아는 것이 중요하다. 따라서, PBX 스위치는 개개의 음성 포트로부터 신호정보를 모은 다음, 그 정보를 예를들어 음성접속을 형성함에 의해 이 정보에 기초하여 기능하는 제어장치에 전송하는 방법을 가져야만 한다.

모든 디지탈 PBX 스위치는 몇종류의 타임슬로트버스와 신호버스를 가져야만 한다. 이 버스들과 관련하여 많은 상반하는 목적과 문제점들이 있다. 이 문제점들중에는 다음것들이 있다.

(a) 범용버스와 병렬버스 배선

전형적인 시스템내의 버스는 여러개의 ＂위치＂를 갖고 있으며, 각각의 위치는 모듈과 결합되는 버스 콘넥터 또는 모듈을 버스에 연결시키기 위한 라인카드 콘넥터를 갖고 있다. 만일 동일신호가 버스내의 모든 버스 콘넥터내의 동일위치들에 존재할 경우 버스는 ＂범용＂이다. 범용버스에서는 어떠한 모듈이라도 버스내의 어떠한 위치에라도 접속될 수 있다. 그러한 시스템의 장점은 명백하게 입증된다.

완전한 병렬의 버스토포로지(bus topology)는 범용버스의 요구조건을 만족시켜준다. 그것은 프린트회로기판 기술에서 쉽게 설계될 수 있다. 버스내에 있는 위치들의 수와 무관하게 그것은 어떤 지점에나 쉽게 접속될 수 있다.

만일 제어유니트에 관한 성형토포로지(star topology)와 같이 단 2, 3개의 라인만이 병렬이 아닐 경우, 각각의 전위의 브레이크포인트(breakpoint)에서 그리고 남아있는 것과 다른 각각의 위치에서 다른수의 라인이 존재한다. 결국 버스는 더 이상 범용이 아니다.

(B) 임의의 최대신호 속도에 대한 최대 데이터

전송 대역폭 버스의 여러 성능의 특성들은 버스상의 최대스위칭 신호속도에 의해 제한된다. 예를들어 보다 빠른 스위칭속도는 최대버스 기장을 제한하며 또한 보다 많은 고주파간섭을 발생시킨다. 다른한편 보다 빠른 속도는 버스에 보다 적은 본수의 배선으로 보다 많은 정보를 전송할 수 있다. 그러므로 최대 데이터 전송 대역폭을 달성할 수 있도록 주어진 최대스위칭 신호속도에 의해 가능한한 많은 신호를 최대속도로 사용해야만 한다.

(C) 융통성 있는 타임슬로트 할당

상이한 모듈들이 상이한 수의 음성경로를 서어비스할 수도 있기 때문에 범용버스의 목적은 집중화된 타임슬로트 스위칭(제2(a)도)이 사용될때조차 어떤 임의의 버스위치와 연관하여 타임슬로트의 수가 고정되지 않아야 함을 뜻한다. 오히려, 타임슬로트는 특정시스템의 구성에 의해 요구되는 바와같이 개개의 모듈들에 할당되어야만 한다.

(d) 개개의 모듈의 어드레스 가능성

병렬버스의 배선과 범용성에도 불구하고, 신호정보의 송신 및 수신, 폴링(polling) 및 리세트등과 같은 동작을 위해 개개의 라인카드 모듈들을 선택하는 어떤 수단을 필수적으로 가져야만 한다. 그러나, 각각의 모듈에 대해서 개별의 ＂모듈선택＂라인을 설치하는 것은 병렬버스 배선의 바람직한 구성 및 그 결과로부터 초래되는 범용성을 방해하게 된다.

(e) 집중화되거나 또는 분산된 타임슬로트 스위칭

현재의 PBX들에서는 2개의 상이한 타임슬로트 스위칭 수법이 사용되고 있다.

제2a도에는 ＂집중화된＂ 스위칭이 도시되어 있다. 이 수법에서는 음성과 데이터신호들을 전송하기 위한 논리적 2개의 타임슬로트 버스가 존재한다. 한 버스는 중앙제어장치로부터 개개의 포트회로들을 내포하는 라인카드 모듈들로 출력되는 타임슬로트 신호들을 전송하며, 다른 버스는 반대방향으로 입력되는 타임슬로트 신호들을 전송한다. 각각의 버스는 시스템내의 매 포트마다 전용의 타임슬로트를 갖고 있다. 예를들어 음성포트 ＂X＂는 항상 입력되는 타임슬로트 X상에 그의 PCM 신호들을 실어주며 또한 출력되는 타임슬로트 X상에서 PCM 신호들을 수신한다.

중앙제어장치는 모든 입력되는 타임슬로트 신호들을 수신하고 또한 모든 출력되는 타임슬로트상에서 음성 또는 데이터 신호들을 라인카드로 저송시키기 때문에 중앙제어장치내의 타임슬로트 교환회로들은 모든 접속을 얻을 수 있다. 예를들어, 포트 X와 Y를 접속하기 위해 중앙제어장치내의 타임슬로트 교환회로들은 입력되는 타임슬로트 X상에 도착하고 또 출력되는 타임슬로트 Y상에 그들을 전송시키는 PCM 샘플들을 기억하고, 또한 동시에 입력되는 타임슬로트 Y상에 도착하고, 또 출력되는 타임슬로트 X상에 그들을 전송시키는 PCM 신호들을 기억시키도록 프로그램된다.

제2b도에 보인 ＂분산된＂ 스위칭에서는 논리적으로 단일의 타임슬로트 버스만 존재하고, 또한 집중화된 타임슬로트 교환회로들은 존재하지 않는다. 대신 각각의 라인카드 모듈은 국소타임슬로트 교환회로를 갖고 있으며, 이 회로는 어떤 포트로부터 입력되는 신호를 타임슬로트 버스상의 어떤 타임슬로트로 접속시킬수도 있으며 그리고 타임슬로트상에 있는 신호들을 듣고 그들을 출력시키는 어떤 포트로 보낼수도 있다.

이 수법에서 포트 X와 Y를 접속시키기 위해, 중앙제어장치는 한쌍의 타임슬로트 예를들어, P와 Q를 할당할 수 있지만 그들의 타임슬로트는 X와 Y에 고정된 상관관계를 가질 필요가 없다. 그후 포트 X에 대해 국소적인 타임슬로트 교환회로에 명령하고, 타임슬로트 P상에서 전송되고, Q상에서 수신한다.

전형적으로는 집중화된 타임슬로트 스위칭 또는 분산된 타임슬로트 스위칭중 어느것의 선택은 스위칭 기술의 성능과 설계당시에 이용할 수 있는 기술의 비용면에서의 효과에 기초한다. 예를들어, 분산된 수법은 타임슬로트들을 좀더 효율적으로 이용한다. 왜냐하면 타임슬로트들이 유휴포트(idle port)에는 할당되지 않기 때문이다. 반면 집중화된 수법은 보통 비용이 적게된다. 왜냐하면 단 하나의 타임슬로트 교환회로만 필요하기 때문이다.

본 발명은 이러한 많은 목적들을 얻을 수 있고 또한 상술한 많은 문제들을 해결하거나 실질적으로 경감시켜준다.

본 발명은 PBX 스위치 제공하는데, 그 PBX 스위치는 PBX 스위치를 또한 PBX 스위치로부터 신호들을 통신하기 위한 적어도 하나의 포트를 각각 갖고 있는 다수의 모듈과, 모듈들간에서 신호를 통신하기 위한 다수의 병렬라인과, 그리고 통신라인상의 신호에 대한 타임슬로트의 수를 결정하고 또한 타임슬로트의 소정의 부분의 기간중에 통신하도록 모듈을 능동화하기 위해 모듈에 결합되는 클록수단을 갖고 있으며 그에 의해 하나이상의 모듈이 하나의 타임슬로트에서 통신될 수 있다.

따라서, 병렬 통신라인들은 본 발명에서 범용버스를 제공한다. 또한 데이터 전송속도는 타임슬로트들의 스위칭속도를 증가시킴이 없이 최대로 된다.

각각의 모듈은 개별적으로 어드레스될 수 있다. 각각의 모듈은 모듈을 식별하기 위한 신호를 발생하는 수단과, 식별수단과 상술한 클록수단에 결합되어 모듈에 대한 타임슬로트를 선택하기 위한 수단을 구비하며 그 때문에 타임슬로트 선택수단에 결합된 라인중 하나에서 선택된 타임슬로트에 있는 신호가 모듈을 어드레스한다.

본 발명은 집중화된 타임슬로트 스위칭과 분산된 타임슬로트 스위칭 쌍방에 대해 제공된다. PBX 스위치는 외계로의 포트를 갖는 라인카드 모듈들이외에 중앙제어 모듈을 갖는다. 집중화된 스위칭에서 중앙제어 모듈은 병렬라인의 제1조상에서 라인카드 모듈로 신호를 송신하고 또한 병렬라인의 제2조상에서 라인카드 모듈들로부터 신호를 수신한다. 제어모듈은 또한 병렬라인의 제3조상에서 모듈로 그리고 모듈로부터 제어 메세이지들을 전송 및 수신한다. 분산된 스위칭에 대해서 제어모듈은 소정의 타임슬로트들에서 라인의 제1조상에서의 신호의 전송으로부터 제어모듈을 불능화시키고 또한 라인의 제3조상의 제어모듈의 불능화를 나타내는 제어메세이지를 발생시키기 위한 수단을 구비하고 있다.

라인카드 모듈 자체는 라인의 제1조상의 신호들을 전송하고 또한 소정의 타임슬로트 기간동안 라인의 제1 또는 제2조상에서 신호를 수신하기 위한 라인의 제3조에 결합되는 수단을 갖고 있다. 이 타임슬로트 기간동안 PBX 스위치의 구성은 분산된 태양으로 동작한다.

제1도는 일반적인 디지탈 PBX 스위치의 구성을 보이는 것으로 이 스위치는 전형적으로 중앙제어 모듈 11과 라인카드 모듈 12A-D를 갖고 있다. 제어모듈 11은 개개의 모듈 12A-D로부터 신호정보를 모아서 모듈 12A-D간의 동작들을 조정하는 바와같이 스위치의 중심적인 동작을 작동시킨다. 라인카드 모듈 12A-D는 전형적으로, 다수의 포트를 갖고 있는데, 이 포트를 통하여 음성 및 데이터가 스위치로부터 전송되고 또한 그 스위치로 수신된다. 이 포트들 각각은 개개의 통신라인 13A-13C를 갖고 있으며, 이들 라인은 단부에 접속된 전화와 같은 단말을 갖고 있다. 다른 라인카드 모듈(예, 12D)은 중계라인 130에 접속되도 좋으며, 이 라인은 다른 PBX 스위치( 및 다른 PBX 시스템)에 또는 일반적인 전화 시스템등에 접속된다. 중앙제어 모듈 11과 라인카드 모듈 12A-D는 버스 10을 통하여 통신한다.

제3도는 특히 디지탈 PBX 스위치들에서 유용한 본 발명에 의한 버스의 상세도를 나타내고 있다. 이 라인은 콘넥터 14A-14D를 통하여 라인카드 모듈들에 접속된다. 범용성의 설계 목적에 의하면 모든 버스라인들은 접지라인 41에 선택적으로 연결된 독자의 모듈 어드레스 단말을 제외하고는 완전히 병렬이다. 이에 대해서는 후술한다.

제3도에서 버스는 3개의 군(群)으로 분할되어 있다. 제1군은 제1조(祖)의 클록라인들 21-23이다. 제2군은 제1조의 타임슬로트 라인들 24, 25로서 이들을 통하여 음성 PCM 신호와 데이타신호가 PBX 스위치의 모듈들 사이에서 통과한다. 제3군은 제1조의 신호라인들 26-29이다. 이 라인들 26-29는 모듈들간의 신호정보를 전송한다.

비록 모든 버스위치들이 모듈어드레스 신호를 제외하고 동일하다할지라도 상이한 형의 모듈이 각각의 버스 위치에 접속될 수도 있다. 특히, 한 개의 모듈은 클록 및 다른 모듈들이 응답하는 다른 마스터 제어신호를 공급하는 의미에서 ＂버스마스터(bus master)＂가 되어야만 한다. 실제로 이 모듈은 ＂중앙제어장치＂로 호칭된다. 본 발명의 장점중 하나는 중앙제어모듈(또는 다른 어느 모듈)이 어떤 버스위치에나 접속될 수 있다는 것이다.

제3도에서 제1군의 신호는 라인들 21-23상의 중앙제어모듈에 의해 공급되는 클록들이다. 제4도는 본 발명의 이 실시예에서의 이 클록들의 타이밍을 나타낸다. 라인 21상의 신호 TCLKA는 2,048MHz, 33%의 튜티사이클(duty-cycle)의 클록이며, 라인 22상의 신호 TCLKB는 마찬가지로 2,048MHz, 33%의 튜티사이클 클록으로서, TCLKA와 180도 위상차가 있다.

본 발명에서 클록신호들의 형성(또는 듀티사이클)의 중요성에 대해서는 후술될 것이다. 그중 어떤 클록의 기간은 1/(2.048MHz) 즉 약 488나노초(ns)이다. TFRM 신호는 125 마이크로초(μs)마다 클록기간동안 또는 256의 TCLKA 또는TCLKB 기간마다 1회동안 활성화되는 프레임밍(framing) 신호이다. 연속하는 TFRM 펄스들간의 간격을 ＂프레임(frame)＂으로 호칭한다. 이 126μ초 기간은 μ-로우(law) 또는 A-로우PCM으로 표준한다.

임의의 최대클록주파수(이 실시예에서는 2.048MHz)에 대해 유효한 타임슬로트들의 수는 최대로 된다. 관용적인 타임슬로트 버스의 설계에서 단일의 타임슬로트 클록(＂TCLK＂)은 조립하지만 타임슬로트 버스는 TCLK기간 전체동안 단일의 PCM또는 데이터신호를 전송한다. 488n초의 TCLK 기간에서 125μ초의 프레임내에는 256개의 타임슬로트가 규정되어 있다.

본 발명은 2개의 2.048MHz, 33%의 듀티사이클의 클록들 즉 TCLKA와 TCLKB를 사용하여 2개의 타임슬로트를 각각의 488n초 클록기간내에 규정한다.

제4도에 보인 바와같이 타임슬로트들은 2개의 군 즉, ＂A＂와 ＂B＂로 나뉜다. ＂A＂타임슬로트들은 TCLKA가 하이(high)일 때 발생하며, ＂B＂타임슬로트들은 TCLKB가 하이일 때 발생한다.

종래에는 어느 한 군에서, TFRM 신호들이 발생한 후에 발생하는 제1타임슬로트는 번호 0번이며, 나머지들은 순차적으로 255까지 번호가 붙여진다. 결국 TCLKA, TCLKB 및 TFRM 신호들은 512개의 타임슬로트들로 규정되며, A-0∼A-255로 번호가 붙여지며 또한 B=0-B255로 번호가 붙여진다. 규정된 타임슬로트에 의해, 음성 PCM 또는 데이터 신호는 특정의 타임슬로트의 간격동안에 라인들 24, 25의 타임슬로트 버스상에 병렬로 전송된다. 제3도는 집중화된 타임슬로트 스위칭 구성을 나타낸다. 여기에서 2개의 타임슬로트 버스들이 있는데, 하나는(임의의 모듈로부터 중앙제어 모듀로) 입력되는 타임슬로트신호에 대한 TSIN 신호를 위한 것이며, 다른 하나는(중앙제어 모듈로부터 다른 모듈로)출력되는 타임슬로트 신호에 대한 TSOUT 신호를 위한 것이다. 이 버스들 각각은 8비트폭이다. 어떤순간(타임슬로트)에서나 버스는 완전한 8비트 PCM 또는 데이터신호를 전송한다. 집중화된 스위칭 구성에서 중앙제어모듈은 타임슬로트 교환회로를 포함하고 있는데, 이 회로는(입력되는) TSIN 버스 24상에서 수신된 모든 신호들을 축적시키며 또한 축적된 신호들을(출력되는) TSOUT 버스 25상의 어떤 타임슬로트상에라도 송신된다. 따라서, 중앙제어모듈은 입력되는 어떠한 타임슬로트 신호들이라도 출력되는 어떠한 타임슬로트에라도 접속시킬 수 있다.

집중화된 스위칭장치에서, 중앙제어모듈은 항상 TSOUT 버스 25를 구동시키지만 상이한 라인카드 모듈들은 상이한 타임슬로트들의 기간동안 TSIN 버스 24를 구동시킨다. TSIN 버스 24를 구동구동시키기 위한 다중전원능력은 각각의 모듈상의 3상태 드라이버(driver)를 사용하는 관용적인 수법에 의해 달성될 수 있다.

TSIN 버스 24를 구동시키기 위해, 특정의 모듈상의 STIN 버스 드라이버는 TSIN 타임슬로트가 그의 모듈에 할당된기간 동안에만 능동화(enable)되며 그밖의 모든 시간에서는 불능화(disable)된다.

TSIN 타임슬로트들을 여러 모듈들에 할당하는지는 누구나 각각의 TSIN 타임슬로트가 불과 1개의 모듈에 의해 구동되는 것을 보장해야 한다.

타임슬로트들이 모듈들에 어떻게 할당되는가에 따라 연속하는 TSIN 타임슬로트들이 다른 모듈들에 의해 구동되도록 하는 것도 가능하다. 예를들어, 제4도를 참조하면, 타임슬로트 B-0는 모듈 P에 의해 구동될 수 있는 한편 타임슬로트 A-1은 모듈 Q에 의해 구동될 수 있다. 이 경우에 모듈 P의 TSIN 드라이버는 모듈 Q의 드라이버가 능동화 되기전에 불능화되는 것이 중요하다. 그렇지 않으년 P와 Q 모듈 쌍방은 짧은 기간동안 TSIN 버스를 구동시킬 것이므로 결국, 드라이버의 수법에 따라 시스템 잡음 및/또는 드라이버의 부담(그러므로 고장율)이 증대될 가능성이 있다. 3상 트랜지스터-트랜지스터-논리(TTL)의 현재 가장 우수한 버스드라이버 기술에서는 드라이버의 부담과 시스템 잡음이 특히 심각하다. 한편(74LS244 집적회로와 같은), 3상태 TTL 드라이버들의 제조업자들은 ＂도통＂보다 ＂차단'이 더 빠르도록 드라이버를 설계하여 이러한 효과들을 최소화하려고 노력해왔다. 따라서 만일 버스상의 하나의 74LS244부분이 불능화되고 또 다른 것이 동시에 능동화될 경우 제2의 부분이 버스를 구동시키는 것을 개시하기전 통상적으로 약 15n초전에 제1의 부분은 버스의 구동을 정지시켜준다. 다른 한편, 하나의 드라이버를 능동화함과 동시에 다른 것을 불능화하는 것은 불가능하다. 2개의 드라이버에 대한 능동화 논리에서 전달지연의 차와 드라이버간의 물리적인 거리(버스 시스템에서는 중요함)와는 74LS244 부품과 유사한 드라이버들 내에 설정된 15n초의 안전성의 한계를 간단히 제어할 수 있다.

이러한 문제를 배제하기 위해 라인들 21, 22상의 TCLKA와 TCLKB 클록은 33%의 듀티사이클을 갖는다. 콜록은 488n초의 기간의 50%동안 온상태로 되는 대신에 단지 그 기간의 1/3동안만 온 상태가 된다. 이 듀티사이클로 하면 TSIN과 TSOUT 두 버스들 24, 25상에서 연속하는 타임슬로트들간에 16%의 듀티사이클 ＂부동작시간(dead-time)＂이 존재한다.

본 발명의 이 실시예에서는 2.048MHz의 클록으로 하며, 이는 드라이버의 특성에 무관하며, 81n초의 ＂부동작시간＂에 상당하는 양이다. 따라서, 만일 더 많은 TCLK 클록을 시스템에 부여할 경우, (I/N)T 이항의 듀티사이클 시간은 어떤 부동작시간이 타임슬로트간에 삽입되는 것을 보증해준다. 식중 N은 클록의 수이며, T는 클록의 기간이다.

이 부동작시간은 집중화된 스위칭 구성내의 TSIN 버스 24에서 중요하다. 본 발명의 클록구성에 의하면 모듈은 단지 TCLKA 또는 TCLKB가 하이일때만 TSOUT 버스를 구동시키는 것을 보장해 줄 필요가 있다. 2.048MHz에서, 각각의 클록기간에서 능동화 및 불능화의 판단을 하는 각 모듈상의 논리회로의 전달지연에 대해 유효한 81n초의 여유가 존재한다.

집중화된 스위칭 구성에서, 각 모듈은 시스템이 실행되는 기간동안 그에 할당된 타임슬로트의 고정된 조를 갖고 있다. 이 타임슬로트는 전형적으로 소프트 웨어(software) 초기설정 프로그램에 의해 모듈들내로 로드(load)된 파라메터들에 의해 또는 모듈들상의 하드웨어 점퍼(hardware jumper)들에 의해 형성(즉 설치)되때 할당된다. 집중화된(분산의 반대로) 스위칭의전체의 목적은 타임슬로트들을 할당하기 위한 각각의 라인카드 모듈상의 회로의 크기와 비용을 최소화하기 위한 것이다.

본 발명은 모듈내에 타임슬로트들을 할당하기 위한 최소의 회로를 사용한다. 타임슬로트 할당회로에서 중요한 혁신적인 점은 타임슬로트 클록(TCLKA와 TCLKB)을 다시 한 번 사용하는데 있다. 비록 타임슬로트 버스들 24, 25(TSIN 및 TSOUT)는 각각 512의 타임슬로트를 포함하고 있지만, 집중화된 스위칭의 응용에서 특정의 모듈은 그의 동작을 TCLKA 또는 TCLKB의 어느 것에 관련시키고, 그러므로 256의 타임슬로트(A군 또는 B군의 어느것)만을 억세스한다.

256의 타임슬로트는 8비트 카운터로서 해독되는 한편 512의 타임슬로트는 9비트 카운터를 요구하기 때문에 이 A/B군의 분리는 현실적인 의미에서 중요하다.

현재의 오프 더 셀프 카운터(off-shelf counter) 회로는 4비트 또는 8비트 카운터이기 때문에 본 발명은 타임슬로트 해독을 행하는 3개의 4비트(또는 2개의 8비트) 카운터 패캐이지(package) 대신에 2개의 4비트(또는 1개의 8비트) 카운터 패케이지만을 사용함으로서 중요한 비용 절감을 실현한다.

본 발명의 다른 중요한 공헌은 최소수의 스위치 또는 프로그램 가능한 비트를 특정의 모듈에 의해 사용되는 1조의 타임슬로트를 할당하기 위해 사용한다는 것이 있다. 예를들어, 만일 모듈이 8개의 타임슬로트를 필요로 하면, 그때는 A 또는 B군의 256의 타임슬로트를 8의 32개조로 분할하고, 5비트의 수가 1개의 특정의 조를 할당한다. 한편 만일 모듈이 64의 타임슬로트를 필요로 하면, 그때는 단지 64의 4개조로 분할하고, 2비트의 수가 할당을 행한다.

제5a도는 각각의 라인카드 모듈에 있는 타임슬로트 해독회로의 전형적인 실시예를 나타낸다. 이 특정의 실시예는 스위치 38의 위치에 따라서, A군 또는 B군 중 어느 것에 있는 타임슬로트를 해독한다. 선택된 군에 있는 256의 타임슬로트는 16조의 16타임슬로트로 각각 분할되며, 특정의 조는 스위치 39에 있는 4비트의 수에 의해 할당된다. 0-15의 타임슬로트는 0의 조에 있고, 16-31의 타임슬로트는 1의 조에 있으며, 32-47의 타임슬로트는 2의 조에 있다.

카운터 31은 QA(최하위)-QH(최상위)의 출력을 구비한 8비트 2진 카운터이다. 이것은 LOAD 입력이 CLK 상승 연부에서 1에 있을 때 카운터는 계수하지 않고 그 대신 A-H에 나타낸 입력을 로드하는 것을 제외하고 CLK 입력상에 상승 연부가 생길 때마다 인크리멘트(increment)한다.

디코더 33은 한 번에 그 출력(Y₀-Y₁₅)중 어느 하나를 활성화하는 회로이다. 만일 EN1 또는 EN2 입력중 어느 것이 0이면 모든 출력은 0이 된다. 그러나 만일 EN1과 EN2가 모두 1이면 그때는 입력 A-D에 존재하는 2진값에 대응하는 출력은 0이 된다.

TSIN 버스드라이버 35는 3상태드라이버로서, 그 출력은 만일 ＂능동화＂입력이 0이면 불능화 되고, 만일 ＂능동화＂가 1이면 그때는 A₀-A₇의 입력값은 TSIN 버스 24를 구동시키기 위해 사용된다.

입력레지스터 36은 8개의 에쥐-트리거 D플립플롭을 포함한다. 만일 CLK 입력에서 상승하는 연부가 발생할 때에 ＂CLK 능동화＂입력이 1일 경우 그때 D입력들(TSOUT 버스값들)은 플립플롭들내에 기억되며 또한 라인카드 모듈로의 전송을 위해 Q출력들내에서 나타날 것이다. 그밖의 모든 경우에 Q출력들은 그들의 종전값을 유지한다.

인버터 40과 AND 게이트 32, 34는 표준적인 논리 게이트들이다. 제5b도는 제5a도의 해독회로에 대한 타이밍 도표를 나타낸다. 클록 TCLKA는 스위치 38에 의해 선택되며, 또한 스위치 39내의 2진값이 ＂0000＂이라고 한다면, 그때 그 회로는 0의 조 즉, 타임슬로트 0 내지 15에 있는 타임슬로트를 해독한다.

TFRM 펄스기간 동안의 클록 TCLKA의 하강 연부에서 대응하는 상승 연부는 카운터 31의 CLK 입력에서 발생하며, 이것은 값 11110000₂를 카운터 출력들 QH, QG, QF, QE, QD, QC, QA로 로드한다. 4개의 ＂1＂비트는 4-입력 AND 게이트 32의 출력에서 1을 발생시킨다. 그다음 TCLKA 클록이 1이 될 때 디코더 33의 EN₁및 EN₂2입력들이 모두 1이 되므로 결국 선택된 출력(Yo)도 TSIN과 TSOUT 버스들상의 타임슬로트 A-0에 대응하여 1이 된다. 그다음 15개의 TCLKA 주기에 대하여 QH 내지 QE는 1을 유지하는 한편 나머지 15개의 2진값을 통한 QD 내지 QA 계수값은 타임슬로트 A-1 내지 A-15에서 디코더 출력 Y1 내지 Y15를 연속적으로 능동화 한다.

다음에 0000 대신에 스위치 39내의 2진값이 1110(이것은 14₁₀임)이라고 가정하면 그때 카운터 31내의 초기 값은 11110000대신 00010000이 될 것이다. 그후 TFRM 펄스에 의해 개시되면 카운터는 ＂11110000＂상태 즉, 디코더 출력(Yo)이 활성화되는 제1의 상태를 계수하기 위해 부가적인 224개의 클록 주기들을 취할 것이다. 따라서 타임슬로트의 조(祖) 14(타임슬로트 224 내지 239)가 해독된다. 이의 동작은 다른 조에 대해서도 동일하다.

AND 게이트 34는 3상태드라이버 35의 ＂능동화＂ 입력을 제어하고, 이를 위해 그것은 전술된 TSIN 버스 동작방법에 따라 할당된 조내의 타임슬로트 기간동안 그리고 TCLKA가 1일 때만 TSIN 버스 24를 구동시킨다. 레지스터 36의 ＂CLK 능동화＂입력은 레지스터 36을 제어하고, 이 때문에 할당된 조내의 타임슬로트에 응답하여 그의 내용이 변화한다.

디코더 33의 출력라인과 TSIN 및 TSOUT 신호에 대한 모듈 타임슬로트 버스는 모듈의 내부회로로부터 또는 내부회로로 신호를 전송시킨다. 모듈의 내부회로는 본 발명의 부분이 아니지만 본 발명은 본 라인카드 모듈과 그들의 내부회로를 제공하기 위해 유용하다.

명백히 논리적으로 등가인 것은 어떤 디지탈 논리회로에서나 사용할 수 있음은 말할 필요도 없다. 제5도의 인버터 40은 스위치 39의 극성을 다시 규정함으로써 제거해도 좋고 또한 개별 AND 게이트 32는 2진 카운터회로 31내에 기설정된 ＂리플캐리 출력(ripple carry output)＂기능을 이용하여 제거해도 좋다. 또한 TCLK클록 선택 및 타임슬로트 세트번호는 승위치 39로부터 나올 필요가 없다. 다른 가능성은 한쪽 끝에서 버스상의 모듈의 위치에 따라 이 파라메터들을 ＂하드배선(hard wiring)＂할 수도 있으며 다른쪽 끝에서 모듈상에 위치되어 랫치내에 기억된 마이크로프로세서의 출력포트 비트에 의해 그들을 전체적으로 프로그램 가능하게 해주는 것을 포함한다. 양호한 실시예에서 TCLK 선택스위치 38은 버스상의 모듈 위치의 함수인 반면 타임슬로트-조선택스위치 39는 모듈상의 마이크로프로세서를 통하여 프로그램될 수 있다.

제5도에 보인 전체적인 구성은 2의 승수 즉, 2ⁿ이되는 타임슬로트들의 어떤 수에나 대단히 훌륭하게 가능한다. 그러한 경우에, 단지 8-n 스위치들만이 타임슬로트-조의 수(제5도내의 스위치 39)를 위해 사용되고, 또한 8-n 입력 AND 게이트(게이트 32)가 사용되는 반면, n-2ⁿ디코더(디코더 33)이 사용된다.

이 조의 개시 타임슬로트는 항상 조내의 타임슬로트수의 배수(倍數)이다. 예를들어 만일 8개의 32-타임슬로트의 조가 있다면, 이들은 타임슬로트들 0, 32, 64, 128, 160, 192 및 224에서 개시하며, 또 32개의 연속적인 타임슬로트들에 대해 실행된다.

2의 승수가 아닌 것에 대해, 2의 그 다음 최고 승수는 제거하여 소정의 수의 해독된 타임슬로트를 얻을 수 있다. 예를들어 14-타임슬로트의 해독에 대해서 제5a도의 디코더 33의 출력신호들 Y14와 Y15는 그들이 1일 때 반전되고 또한 AND 게이트 34의 부가적인 입력에 접속되며 TSIN 버스드라이버 35를 억제시키도록 하는 것을 제외하고 모듈 내부에 사용되지 않는다. 두 개의 잔존하는 타임슬로트들은 두 타임슬로트만을 필요로 하는 모듈에 의해 사용될 수 있다.

본 발명의 양호한 실시예를 포함하는 대부분의 구성에서, 제5b도에 보인 바와같이 타임슬로트들을 하나로 모두 함께 묶어주기 보다는 오히려 125μ초 프레임 전체를 균일하게 횡단하는 라인카드 모듈에 의해 사용된 타임슬로트들을 넓혀주는 것이 좋다. 타임슬로트를 넓혀주는 것은 모듈의 국소적인 동작이 타임슬로트간에서 발생하도록 더 많은 시간을 제공해주며, 그에 의해 비용과 모듈의 복잡성이 감소된다.

타임슬로트들을 넓혀주는 것은 단지 A-D 입력을 E-H 입력을 스웨핑(swapping)하고, 또한 AQ-AD출력을 QE-QH 출력으로 스웨핑함으로써 제5a도에서 아주 쉽게 달성할 수 있다. 이것이 이루어졌을 때 타임슬로트의 조 0은 타임슬로트 0, 16, 32......240을 포함하며, 조1은 타임슬로트들 1, 17, 33, 241 등을 포함한다.

제5도와 제5b도의 타임슬로트 할당에서의 해독에서 입력되는 방향과 출력되는 방향의 쌍방에 있는 내부 모듈 타임슬로트는 심지어 타임슬로트가 상술한 바와같이 넓혀진 경우에도 정확하게 동일한 시간에 발생한다. 그러나, 모듈 내측의 신호발생 및 수신회로는 아마 1-타임슬로트(488ns) 또는 1/2-타임슬로트 오프세트(244ns)를 수반하여 다른 시간에 발생하여 입력되고 출력되는 타임슬로트들을 요구한다.

1-타임슬로트 오프세트는 회로의 적당한 지점에서 플립플롭 또는 레지스터 지연을 사용하는 어떠한 타임슬로트 해독회로에서나 얻어질 수 있다.

더욱 곤란한 것은 1/2-타임슬로트 오프세트이다. 그러나 본 발명에서 1/2-타임슬로트 오프세트는 2단계 클록들(TCLKA와 TCLKB)을 개발함으로서 특히 쉽게 얻어질 수 있다. 특히, 제5a도를 참조하면, 만일 TSIN 드라이버 35가 클록 TCLKA에 의해 AND 게이트 34를 통하여 능동화되면 카운터 31과 TSOUT 레지스터 36은 클록 TCLKB에 의해 클록될 수 있으며 반대로도 된다. 디코더 33의 EN₂입력은 모듈 내부의 디코더 출력들에 대한 특정 요구사항에 따라 TCLKA, TCLKB 또는 두 클록들에 의해 능동화될 수 있다.

따라서, 각 라인카드 모듈이 제5a도에서 특정한 수의 스위치들 39을 갖거나 또는 바람직하게는 그의 타임슬로트 해독회로에서 프로그램 가능 비트들을 갖는다. 이 숫자는 조의 크기 즉, 그 라인카드 모듈상의 포트에서 서어비스하는 것을 요구하는 타임슬로트의 수에 대응한다. 그밖의 모듈내의 타임슬로트의 조를 할당하기 위한 회로의 양을 최소한으로 하는 이외에 본 발명은 스위치들 39내에 값들, 즉 프로그램 가능 비트들을 설정하여 주면 심지어 다른 모듈이 다른 수의 타임슬로트를 필요로 할지라도 다른 타임슬로트의 조가 다른 라인카드 모듈들에 지정될 수 있다.

예를들어 다음과 같은 모듈들이 존재하고 편의상 모든 모듈들이 그룹B(즉, 그룹 A는 이미 충만됨)내의 타임슬로트들을 사용해야만 된다고 가정하자 :

만일 타임슬로트들이 순차적으로 할당되고 만일 타임슬로트의 조가 앞에서 나타낸 바와같이 조의 크기의 배수인 타임슬로트에서 시작되어야만 할 경우, 모듈 P, Q, R, S와 T는 할당 #1내에 보인 바와같이 할당될 것이다.

모듈 T는 이미 64개의 유효한 연속 타임 슬로트를 갖지 않는다. 그러나, 256의 그룹에 걸쳐 분산되어 있는 총 96개의 유효한 타임슬로트들이 아직 존재한다.

그러므로, 본 발명은 프로세서에 의해 직접 또는 간접으로 각각의 모듈상의 타임슬로트의 조의 할당을 프로그램 가능하게 만든다.

본 발명의 실시예에서, 타임슬로트의 조는 각 라인 카드 모듈상의 마이크로 프로세서에 의해 직적 프로그램 가능하며, 중앙제어 모듈 프로세서는 제8도는 참조하여 후술되는 신호버스를 통하여 그들 메세이지를 라인 카드 모듈 마이크로프로세서에 보냄으로서 적합한 타임슬로트-조의 할당들을 만든다.

중앙 모듈 마이크로 프로세서는 가장 큰 조를 우선 선정하므로서 타임슬로트의 조를 할당한다. 그 다음, 최대수의 타임슬로트를 수반하는 조가 지정된다.

이 단계들은 최소한의 조가 지정될때까지 연속된다. 이 방법에서, 타임슬로트 조는 가장 효율적으로 할당된다. 할당#2는 일예이다. 중앙 모듈 마이크로 프로세서에 대한 이러한 형식의 프로그램은 숙련된 자에 의해 쉽게 작성될 수 있다.

제3도는 각각의 모듈에 대해 4개의 모듈 어드레스 콘넥터 라인들 MOD3-0이 있음을 보여주고 있다.

이 콘넥터들은 접지라인 41에 의해 접지전위에 결합될 수도 있으며 또는 각각의 모듈 위치에서 상이한 패턴으로 개방된 상태로 있을수도 있다. 따라서, 이론상으로는 각각의 라이카드 모듈을 식별하기 위한 16개의 다른 ＂하드 배선된＂4-비트 모듈 어드레스가 존재한다. (명백히, 추가의 모듈 어드레스 콘넥터는 보다 많은 수의 모듈 어드레스 예를들어 32개 어드레스에 대해 5개의 라인을 제공하도록 사용될 수도 있다.)

다른 4-비트 어드레스를 갖는 각각의 모듈로서, 모듈을 어드레스하는 선행기술의 전형적인 방법은 중앙 제어 모듈이 선택된 모듈의 어드레스를 제공하는 4-비트 모듈 선택버스를 설비하고 있다. 각각의 모듈상의 4-비트 비교기는 만일 선택될 경우 알 수 있도록 항상 그 자신의 하드배선된 어드레스(MOD3-0)와 모듈 선택 버스를 비교한다. 이 종래기술의 단점은 모듈선택 버스의 크기에 있다. 즉, 4비트 어드레스에 대해 4개의 라인들이 있으며, 만일 16개이상의 모듈 어드레스들이 필요한 경우에 더많은 라인들이 필요하다.

본 발명에서 모듈 선택버스는 단 하나의 신호라인 26를 포함하고 있다. 이 라인 26상의 MS신호는 512개에 이르는 상이한 모듈을 어드레스할 수 있다. 우리가 지금 설명하고 있는 양호한 실시예에서 이 MS라인 26은 32개의 상이한 모듈을 어드레스한다.

TCLKA, TCLKB와 TFRM 클록은 함께 512개의 독자의 타임슬로트를 규정한다. MS라인 26에 대해서는 보다 작은 수의 ＂선택된 슬로트들＂이 규정된다. 선택된 슬로트의 수는 타임슬로트의 수를 16으로 나눠서 얻은 잔여분이다. 따라서 타임슬로트들 A-1, A-17 그리고 A-241까지 매 16번째마다의 A-타임슬로트가 또한 선택슬로트 A-1이다. 이 구성에서, 총 32개의 선택-슬로트들이 존재하는데 A-0 내지 A-15와 B-0 내지 B-15로 변호가 붙여진다. 타임슬로트는 125μsec 마다 반복하는 한편 선택슬로트는 그들보다 작기 때문에 약 8μsec 마다 반복한다.

본 발명에서, MS신호가 대응하는 선택슬로트 기간동안 ＂1＂일 경우 모듈이 선택되며, 그렇지 않으면 모듈은 선택되지 않는다. MS라인 26상에 적당한 패턴을 제공해줌으로써 중앙제어 모듈은 라인 카드 모듈들중 하나 또는 약간 또는 모두를 선택할 수 있으며 또는 전혀 선택하지 않을수도 있다. 이것은 종래에 병렬 4-비트버스를 갖고 있으므로 그에 의해 단 하나의 라인 카드 모듈도 융통성 있게 선택될 수 없었던 종래기술에 대한 개량이다.

제6a도는 각 모듈상의 선택논리를 나타낸다. 카운터 42는 출력들 QA 내지 QD를 갖는 4-비트 2진 카운터로서 이는 상승연부가 클록(CLK)입상에 발생할때마다 인크리멘트한다. 그러나, 만일 로드(LOAD)입력이 상승클록 연부에서 1일 경우 카운터 42는 A 내지 D입력단자에서 존재하는 신호들을 로드(load)시킬 것이다.

D플립플롭 43과 인버터 44-46은 표준논리회로들이다.

제6b도는 그 회로의 동작을 나타내기 위한 타이밍 도표를 보이고 있다. 프레임마다 한 번, 카운터 42는 MOD3-0 콘넥터들로부터 얻은 모듈 어드레스번호의 보수에 의해 로드된다. 그후 카운터 42는 스위치 47에 의해 선택된 바와 같이 각각의 상승클록 TCLKA 또는 TCLKB 연부상에서 인크리멘트한다. 매 16번째 연부마다 카운터 42는 상태 1111로부터 상태 0000으로 천이를 행한다. (카운터 ＂상태＂ QD, QC, QB, QA 출력단자들에서의 값이다). 이 천이는 특히 QD출력단자상의 1에서 0으로의 변환에서 인버터 45의 출력단자상의 0에서 1로의 천이를 발생시킨다. 이것은 차례로 MS라인 26의 현재의 값을 D플립플롭 43으로 클록시킨다.

이 플립플롭 출력신호 MODSEL은 이 모듈이 선택되는지 여부를 나타낸다.

MODSEL신호는 다음 1111에서 0000으로 천이할때까지, 즉, 16클록 주기후(약 8μsec)후까지 안정을 유지한다.

1111에서 0000으로의 천이가 발생하는 선택슬로트는 모듈 어드레스 번호에 의해 결정된다. 예를들어, 만일 MOD3-0의 모듈 어드레스번호가 0010이고, 스위치 47이 TCLKA를 선택할 경우 그때 주목되는 선택슬로트는 A-2이다. 따라서, 선택슬로트 A-2기간동안 MS신호는 모듈이 다음의 8μsec에 대해서 선택되는지 여부를 결정해준다.

스위치 47이 평방의 위치들을 사용하면, 32개의 상이한 모듈들을 선택하는 것이 가능하다.

본 발명의 양호한 실시예에서, 물리적 스위치 47은 사용되지 않는다. 오히려 라인카드 모듈들의 절반은 TCLKA에 접속된 그들의 카운터 42클록 입력들을 갖고 있으며 또한 다른 절반은 TCLKB에 접속된 그들의 입력들을 갖고 있다. 이것은 32개의 모듈 어드레스들 즉, A-0 내지 A-15와 B-0 내지 B-15까지 상승하게 된다.

또한 본 발명의 정신을 변경시키지 않는 다른 간소화가 존재함을 주목해야 한다. 특히, 인버터 44, 45는 하드배선된 모듈 어드레스번호의 비트들 0-2를 간단히 반전하는 것에 의해 제거될 수 있다. 따라서, 모듈-선택회로의 양호한 실시예는 값싼 4-비트 카운터 42와 D플립-플롭 43으로 구성되며, 최소한의 비용으로 구성된다.

중앙제어 모듈에 의해 MS라인 26을 구동시키기 위한 많은 가능한 회로들이 존재한다.

제6b도는 중앙제어 모듈내에 있는 회로를 나타내는 것으로 이 회로는 라인카드 모듈들의 하나 또는 모두를 선택하던가 또는 전혀 선택하지 않도록 프로그램 될 수 있다. 카운터 50은 그의 EN입력이 1인 경우에만 계수하는 것을 제외하고는 제6a도의 카운터와 동일하다. FFRM신호는 그 신호가 16배 빈번하게 발생한다. 즉, 타임슬로트 255기간동안 뿐만 아니라 타임슬로트 15, 31, 47등 내지 255까지 거치는 기간동안에 발생하는 것을 제외하고는 TFRM과 비슷한 프레임 신호이다. 이 클록신호는 TCLKA, TCLKB와 TFRM을 발생시키는 클록회로에 의해 쉽게 발생될 수 있다.

제7도에서, 신호들 MODCEN, MODENA, MODENB와 MODN3-0은 라인카드 모듈들을 선택하는 중앙제어 모듈에 있는 마이크로 프로세서(제8도)에 접속되어 있다. 마이크로프로세서 61은 다음과 같이 그 신호들을 제어할 수 있다.

* 모듈을 선택하지 않기 위해, MODENA와 MODENB를 0에 세트함.

* 모든 모듈들을 선택하기 위해, MODENA와 MODENB를 1에 세트하고 MODENB를 0에 세트하고, 또한 MODN3-0을 0000에 세트함.

* 모듈 A-i를 선택하도록, MODENA와 MODCEN을 1에 세트하고, MODENB를 0에 세트하고 또한 MODN3-0을 i를 나타내는 2진값에 세트함.

* 모듈 B-i를 선택하도록, MODENB와 MODCEN을 1에 세트하고, MODENA를 0에 세트하고 MODN3-0을 i를 나타내는 2진값에 세트함.

상술한 선택을 사용함으로써, 제3도에서 단 두개만 더 많은 신호라인 27, 28 즉 MI(메세이지입력)과 M0(메시이지출력)을 사용하여 상당히 효율적인 직렬 신호 버스를 얻을 수 있다.

제10도는 중앙제어 모듈과 라인카드 모듈 쌍방상에서 필요한 회로를 보이고 있다. 라인 카드 모듈회로는 다른 모든 라인 카드 모듈상에 반복된다. UART 60, 70은 종래의 범용 비동기 수신시 송신기로서 이들은 TXD(전송데이타)출력들과 RXD(수신데이타) 입력상에서 직렬 메세이지를 송신 및 수신한다. 많은 경우에 UART기능은 캘리포니아 산타 클라라의 인텔 코오포레이숀에 의해 제조된 8031과 같은 단일칩 마이크로 컴퓨터상에 직적된다. 제8도의 다른 요소는 표준적인 논리게이트 및 구성요소이다.

제8도에 보인 구성은 종래의 기술에서 종래의 파티(party)라인 신호 버스에 비해 여러 가지 중요한 장점들을 갖고 있다.

종래의 파티라인 신호 버스에서, 중앙제어의 UART로부터의 TXD출력은 다른 모든 모듈 UART의 RXD입력에 직접 버스접속되며, 또한 다른 모든 모듈 UART의 TXD출력은 MODSEL게이트 62, 66이 중앙제어 모듈의 UART의 RXD입력을 구동시키는 이득없이 직접 ＂AND 결합＂된다. 그러한 구성에 의한 바람직하지 않은 결과는 다음과 같다.

* 중앙제어가 송신될때는 언제나 모든 모듈들이 메세이지 전류 메세이지가 그들을 위한 것인지 여부를 듣고 판정해야 한다.

* 둘 이상의 모듈이 MI라인 27을 구동하는 것을 방지하기위해 몇가지 수법이 제공되어야만함(그렇지 않으면 그들의 메세이지들은 혼동(GARBLE됨), 종래의 수법은 폴링(Polling), 토크전달(token passing) 및 충돌의 검출을 포함한다.

* 단일의 고장난 모듈은 MI라인상에 ＂쓰레기(garbage)＂메세이지를 발생시킴으로서 모든 것에 대하여 신호버스를 피할 수 있다.

* 본 발명에서, 중앙제어 모듈은 통신하길 원하는 어느 모듈을 아무때나 선택할 수 있다. 이는 전술한 모듈 선택회로를 사용하여 행한다. 임의의 모듈이 선택될 때 그의 MODSEL신호는 1이다. 그러므로, TXD UART출력은 오픈 콜렉터 NAND 게이트 62를 통하여 MI라인 27상에 구동되며 또한 MO라인 28상의 신호는 OR게이트 64를 그의 RXD UART입력에 결합된다. 만일 모듈의 선택되지 않으면 그때 NAND겡이트 62출력은 불활성화(부유상태)되며, 또한 RXD UART입력은 1로 강제되어 이것은 종래의 UART에 대해 ＂유후(IDLE)＂상태가 된다.

* 중앙제어 모듈의 통신하는 특정의 모듈을 선택하는 능력은 종래의 파티라인 신호버스 구성으로서는 얻을 수 없는 다음과 같은 여러 장점들을 얻을 수 있다.

* 중앙제어 모듈이 특정의 모듈과 통신중일때 다른 모듈들은 방해받지 않으며 즉, 그들의 UART는 ＂유휴＂RXD 상태에 있다

* 어느 모듈이 MI라인을 구동시킬 것인지를 선택하기 위한 기구는 간단하다. 중앙제어는 라인카드 모듈을 선택하며, 이 모듈은 MI라인 27을 구동시킬 수 있는 유일의 모듈이다.

* 중앙제어 모듈은 개개의 라인 카드 모듈상에서의 하드웨어와 소프트웨어의 고장으로부터는 훨씬 면할 수 있다. 심지어 모듈이 ＂잘못동작(goes crazy)＂되어 그의 UART의 TXD출력상에 쓰레기 메세이지들을 연속적으로 발생시킨다 할지라도 중앙제어 모듈은 이 모듈을 선택하는 것을 간단히 거부한다.

제8도는 라인 카드 모듈상의 마이크로 프로세서 71이 중앙제어 모듈상의 예를들어 아리조나, 포에닉스의 모토로라 68000과 같은 마이크로 프로세서 61과 어떻게 통신하는가를 나타낸다.

각각의 마이크로 프로세서 71은 그 자신의 라인카드 모듈에 대한 동작을 취급한다. 중앙 마이크로 프로세서 71은 PBX 스위치전체에 대한 동작을 취급하며 이것은 이미 전술한 타임슬로트의 할당과 후술될 분산된 타임슬로트 스위칭을 포함한다. 각각의 마이크로 프로세서들 61, 71은 또한 그들의 모듈의 다른 부분에 결합되어 있음을 이해해야 한다. 특정의 접속은 모듈들의 특정의 실제에 달려있다.

본 발명의 다른 장점은 폴링의 영역에 있다. 단일의 주장치(중앙제어모듈)과 복수의 종속장치(다른 모듈)을 갖는 신호 시스템에서 주장치는 아무때나 종속 장치와 접촉될 수 있으나 종속장치는 주장치가 그것을 허락할때만 주장치를 접촉시킬 수 있다. 그러므로, 주장치는 종속장치가 어떤 것을 보내고 싶을때를 발견하는 수단을 갖고 있어야만 한다. 종래의 다음과 같은 두가지 방법들이 있다.

* 폴링 주장치는 주기적으로 보내야할 무엇인가를 갖고 있는지를 묻는 메세이지를 각 종속장치에 보낸다.

* 송신요구(RTS)라인, 각 종속장치는 소위 ＂RTSi＂로 호칭되는 그 자신의 논리신호를 갖는다. 여기서 i는 모듈의 번호로서 이는 주장치로 버스를 통하여 뒤로 연결되어 있다. 종속장치는 그것이 보내야할 무엇인가를 갖고 있을 때 이 신호를 내세우며, 주장치는 주기적으로 모든 RTS라인들을 검사하여, 그 RTS를 표명한 모듈과 통신을 개시한다. 폴링방법은 부가적인 하드웨어를 필요로 하지 않으나 느리며 또한(통상효과없는) 폴링 메세이지들을 송수신하기 위한 처리 오버헤드(overhead)를 필요로 한다.

RTS방법은 훨씬 더 빠르며, 또한 보다 적은 오버헤드를 갖지만(종속장치는 송신할 때 현실적으로 보낼 것을 갖고 있지 않는 한 방해되지 않음), 그러나, 그것은 보다 많은 하드웨어와 잠재적으로 RTS라인을 중아제어 모듈로 복귀시키도록 비병렬 버스를 필요로 한다.

본 발명에서, RTS기구는 여분의 하드웨어없이 달성된다. 송신을 요구하기 위해서는 라인 카드 모듈은 간단히 그의 UART의 TXD출력상에 연속적인 ＂0＂논리값을 제공하고, 중앙제어 모듈에 대해 대기시키고, 이 연속적인 0은 종래의 UART들에서 ＂브레이크(break)＂로서 공지되어 있다.

종래의 파티라인 시스템에서 연속적인 브레이크를 송신하는 하나의 모듈은 MI라인 27을 지연시킨다. 그러나 본 발명에서는 중앙제어 모듈은 그것이 요구하는 모듈을 선택할때만 ＂브레이크＂를 보여준다. 그러므로, 중앙제어모듈은 ＂송신요청＂의미로서 ＂브레이크＂를 파단할 수 있다.

＂브레이크＂를 검출할때에 중앙제어 모듈 마이크로 프로세서 61은 요구하는 모듈에 메세이지를 송신하여, 그것에 보내야할 갖고 있는 무엇인가를 보내도록 요청한다. 이 시점에서 요구하는 모듈은 활성화되어 브레이크를 제거하여, 그 다음 MI라인 27상에 그의 정보를 송신한다.

선택적으로 중앙제어 모듈은 ＂브레이크＂를 무시할 수도 있으며, 또한 선택된 모듈이 강제적으로 지령을 수신하도록 되도 좋다.

어떤 경우에나, 모듈은 항상 중앙제어 모듈과 통신하는 기간동안 ＂브레이크＂를 제거하며, 또한 통화종료후에는 만일 그것이 더 송신할 것을 여전히 갖고 있을 경우에만 ＂브레이크＂를 송신한다.

본 발명의 신호 버스의 다른 기능은 리세트이다.

어떤 디지탈 시스템에서나 그 시스템을 파워엎(power up)의 공지상태로 리세트시킬 필요가 있다. 그밖에도 기타 다른 시간들에서도 예를들어 어떤 과도 상태 에러(error)로 인하여 만일 시스템이 정상 동작기간중에 미지상태로 진행되는 다른 경우에는 그 시스템을 리세트 가능한 것이 요망된다.

이러한 이유 때문에, 가장좋은 시스템은 리세트 푸시보턴, 감시장치(watchdog)타이머 그리고 기타장치를 갖고 있다.

여기서 설명된 바와같은 그러한 각각의 모듈상에 마이크로 프로세서를 갖는 모듈 시스템에서는 개개의 모듈이 미지상태로 진행하는 한편 시스템의 나머지는 정상적으로 기능하는 것이 가능하다.

PBX와 기타 시스템에서, 리세트는 통상서어비스의 바람직하지 않은 손실을 유발시키는 원인이 되기 때문에 시스템에서 다른 모듈을 리세트시킴이 없이 방황하는 모듈만을 리세트시키는 수단을 갖는 것이 아주 바람직하다.

본 발명에서, 모듈 선택 기구는 선택적으로 모듈을 리세트시키는 신규한 수단을 제공한다. 제3도와 제8도에 보인 바와같이 단일 리세트신호는 모든 모듈로 향하여 라인 29상에서 버스 접속된다. 신호는 중앙제어 모듈에 있는 마이크로 프로세서 61의 출력포트 비트에 의해 구동된다. 각각의 라인 카드 모듈상에서, 이 신호는 국부 MODSEL신호와 함께 AND게이트 65에 의해 조합되어 국소적인 MODRESET신호를 공급한다.

그 후 특정의 모듈을 리세트하기 위해 중앙제어 모듈은 그의 모듈을 선택하고 또한 ＂리세트＂ 신호를 표명한다. 중앙제어 모듈은 모듈을 선택하지 않게되기 전에는 주의깊게 리세트 신호를 제거하지 않으면 안된다.

예를들어 제어모듈은 모듈의 신호 버스상에서 통신하도록 어느 모듈로서 어떤 다른 모듈을 선택할 수도 있다. 또한 제7도에 보인 중앙제어 모듈 MS구동회로에 의해 모든 모듈들을 선택하는 것이 가능하며 이 때문에, 모든 모듈이 동시에 리세트되어 신속하고도 완전히 시스템을 초기설정한다.

최종적으로, 본 발명은 타임슬로트 버스 24, 25가 분산된 스위칭 구성으로 동작하도록 허락한다. 이 점에서, 제3도의 타임슬로트 버스 24, 25는 제2a도에 보인 바와같이 중앙집중화된 스위칭 구성에서 기술된바 있다. 신호버스, 특히 MI라인 27, MO라인 28 및 MS라인 26은 그들의 관련된 회로를 구비하고 있으나 본 발명을 분산시킨 스위칭 구성에서 작동시킨다.

마이크로 프로세서 61로서, 중앙제어 모듈은 어떤 타임슬로트 기간중에 TSOUT버스 25를 구동시키지 않도록 쉽게 프로그램될 수 있다. MS라인 26을 통하여 마이크로 프로세서 61은 특정의 라인카드 모듈을 선택하고 또한 타임슬로트 또는 TSOUT버스 25상의 타임슬로트가 그 라인카드 모듈에 지정됐음을 그 카드상의 마이크로프로세서 71에 알린다. 따라서, 라인 카드 모듈은 PCM음성 및 데이터신호를 송신하도록 TSIN버스 26이외의 TSOUT버스 25를 사용할 수 있다. 마이크로 프로세서 61은 또한 TSOUT버스 25상의 다른 타임슬로트를 다른 라인 카드 모듈에 할당할 수도 있다. 마찬가지로, 마이크로프로세서 61은 선택된 라인카드에 대하여 TSIN버스 24상의 타임슬로트를 할당하여 음성 PCM과 데이터 신호들을 수신한다.

따라서, 출력신호를 운반하는 버스(TSOUT버스 25)와 입력신호를 운반하는 버스(STIN버스 24)으로의 타임슬로트 버스의 분리가 제거된다.

제2a도에 나타낸 동작으로부터 본 발명을 구비한 PBX스위치는 또한 제2b도에 의해 보인 바와같이 분산된 스위칭 구성에서도 작동될 수도 있다. 물론, 제5a도의 TSIN버스 24드라이버회로와 TSIN버스 25드라이버회로는 분산된 스위칭을 위해 쌍방향성의 전송 및 수신을 위해 쉽게 수정될 수도 있다.

지금까지 본 발명의 양호한 실시예에 대해 상세히 설명하였으나 본 발명의 정신과 범위로부터 벗어나지 않는 한도 내에서 여러 가지로 수정 변경 가능함을 이해할 것이다.

따라서, 본 발명의 범위는 상술한 것에만 국한되지 않고, 청구범위에 의해서만 제한된다.

Claims

PBX스위치로부터 그리고 그에 신호들을 통신시키기 위한 적어도 하나의 포트를 각각 갖는 다수의 모듈(12A-12D)들과, 상기 모듈들간에서 상기 신호들을 통신시키기 위한 다수의 병렬라인(24, 25)들과, 그리고 상기 통신라인(24, 25)들상의 상기 신호들에 대한 다수의 타임슬로트들을 한정하기 위해 그리고 상기 모듈들이 타임슬로트의 소정부분의 기간동안 통신하도록 사용 가능하게 해주기 위해 쌍기 모듈에 결합되는 클록수단(21, 22, 31∼34, 38∼40)을 포함하며, 그에 의해 하나 이상의 모듈이 일시에 한 타임슬로트내에서 통신할 수 있는 것이 특징인 디지탈 PBX스위치.
제1항에서, 상기 클록수단(21, 22, 31∼34, 38∼40)은 다수의 클록(TCLKA, TCLKB)들을 포함하며, 각 클록들은 동일한 소정의 주파수에서 동작하며, 또한 상기 클록들의 상호간에 소정의 위상차를 갖고 있으며, 상기 모듈드의 각각은 상기 클록들 중 하나이상에 연결되어 있는 것이 특징인 디지탈 PBX스위치.
제2항에서, 상기 클록의 수는 두 개(TCLKA, TCLKB)이며, 상기 클록들은 180도 위상차로 작동하는 것이 특징인 디지탈 PBX스위치.
제1항에서, 상기 클록수단(21, 22, 31∼34, 38∼40)은 소정의 간격을 갖는 신호를 발생하고, 상기 간격내에 고정수의 상기 타임슬로트를 형성하기 위한 클록을 포함하며, 각각의 모듈(12A-12D)은 : 상기 모듈에 대한 한 프레임신호(TFRM) 간격이내에서 한 조의 하나이상의 타임슬로트들을 할당하기 위한 수단(39)과, 그리고 상기 모듈에 대해 할당된 각 타임슬로트에 대한 독자의 신호를 발생시키기 위해 상기 할당수단(39)과 상기 클록수단에 결합되는 수단(31)을 포함하며, 그에 의해 상기 독자의 신호에 응답하여 상기 모듈이 상기 할당된 타임슬로트 기간동안 통신할 수 있는 것이 특징인 디지탈 PBX스위치.
제4항에서, 상기 할당수단(39)은 한 조의 스위치를 포함하며, 상기 스위치의 수는 한 프레임신호 간격내의 타임슬로트의 세트수를 나타내며, 그리고 상기 스위치의 구성은 상기 프레임신호 간격내의 특정의 조를 나타내는 것이 특징인 디지탈 PBX스위치.
제5항에서, 상기 스위치(39)의 조는 한 조의 프로그램된 비트형태인 것이 특징인 디지탈 PBX스위치.
제5항에서, 상기 독자신호 발생수단(31)은, 각 프레임신호 간격의 초기에 초기설정되며, 상기 두 클록중 하나와 상기 프레임신호에 반응하며, 또한 상기 한 클록으로부터 각각의 타임슬로트에서 계수하는 계수기(31)로서, 상기 계수를 나타내는 출력신호를 발생시키는 상기 계수기(31)와, 상기 계수기 출력신호들의 논리결합을 나타내는 신호를 발생시키기 위해 상기 계수기에 결합되는 논리수단과, 상기 카운터 출력신호와 상기 논리수단에 반응하며, 상기 출력신호에 대응하는 상기 독자신호를 발생시키기 위한 디코더수단(33)을 포함하는 것이 특징인 디지탈 PBX스위치.
제6항에서, 상기 클록의 수는 N이고, 상기 소정 주파수의 주기는 T이고 그리고 각 클록의 듀티사이클은 1/NT이하이며, 그에 의해 상기 라인들상의 신호들의 혼선을 피하는 것이 특징인 디지탈 PBX스위치.
제8항에서, N은 2, 각 클록의 듀티사이클은 1/3 T인 것이 특징인 디지탈 PBX스위치.
제1항에서, 각 모듈(12A-12D)은 상기 모듈을 식별시키도록 신호들을 발생시키기 위한 수단(44)과, 상기 모듈에 대한 타임슬로트를 선택하기 위해 상기 식별수단(44)과 상기 클록수단에 결합되는 수단(42)을 포함하며, 그에 의해 상기 타임슬로트 선택수단에 결합되는 상기 라인들 중 제1의 소정의 것상에서 선택된 상기 선택된 타임슬로트 동안 신호가 상기 모듈(12A-12D)을 어드레스하는 것이 특징인 디지탈 PBX스위치.
제10항에서, 각 모듈(12A-12D)은 상기 모듈이 어드레스될 때 모듈 선택신호(MODSEL)를 발생시키기 위해 상기 식별수단(44)과 상기 제1의 소정라인에 결합되는 수단(43)을 더 포함하는 것이 특징인 디지탈 PBX스위치.
제11항에서, 각 모듈은 상기 라인들의 소정의 조(27, 28)로부터 또한 그에 신한 데이터를 수신 및 송신하기 위한 입력/출력수단(70)과, 상기 모듈선택신호(MODSEL)가 존재할 때 라인들의 상기 소정의 조에 상기 입력/출력수단(70)을 결합시키기 위해 상기 모듈선택수단(66, 43)과 상기 입력/출력수단에 결합되는 수단(62, 64)을 포함하는 것이 특징인 디지탈 PBX스위치.
제12항에서, 상기 입력/출력수단(70)은 범용 비동기 수신기 송신기를 포함하며, 또한 상기 소정 라인의 조는 한쌍의 라인(27, 28)들, 즉 수신된 신호데이타를 통신시키기 위한 한 라인(28)과 송신된 신호데이타를 통신시키기 위한 제2라인(27)을 포함하는 것이 특징인 디지탈 PBX스위치.
제12항에서, 상기 입력/출력수단(70)이 송신할 신호데이타를 갖고 있을 때, 상기 입력/출력수단은 출력신호를 발생시키며, 상기 출력신호는 상기 모듈 선택신호(MODSEL)가 존재할 때 상기 소정 조의 라인들상에 제공되어 상기 입력/출력수단의 상태를 나타내는 것이 특징인 디지탈 PBX스위치.
제10항에서, 상기 각각의 모듈(12)은 상기 모듈이 어드레스될 때 상기 제2소정의 라인상의 신호(RESET)에 기하여 상기 모듈(12A-12D)을 리세트시키기 위해 상기 식별수단(44)과 제2소정의 라인에 결합되는 수단(65)을 더 포함하는 것이 특징인 디지탈 PBX스위치.
제1항에서, 상기 병렬통신라인에 결합되는 중앙제어 모듈(11)을 더 포함하며, 상기 제어모듈은 상기 병렬라인(MS, MI, MO)의 제1조 상의 상기 모듈에 신호를 전송하며, 상기 제어모듈은 상기 병렬라인들의 제2조 상의 상기 모듈들로부터 신호들을 수신하며, 상기 제어모듈은 병렬라인들의 제3조 상의 상기 모듈로부터 그리고 그것에 제어신호들을 전송 및 수신하며, 상기 제어모듈은, 소정의 타임슬로트에서 상기 라인이 제1조 상에 신호를 전송하는 것으로부터 그 자체를 불능화시키고 또한 상기 라인의 제3조 상에 상기 제어모듈 불능화를 나타내는 제어신호들을 발생시키기 위한 수단을 갖고 있으며, 상기 모듈은 상기 소정의 타임슬로트 기간동안 상기 라인의 제1조 상의 신호들을 전송 및 수신하고 또한 상기 라인의 제2조 상의 신호들을 수신 및 전송하기 위해 상기 라인의 제3조에 결합되어 상기 제어신호에 반응하는 수단을 갖는 것이 특징인 디지탈 PBX스위치.
중앙제어 모듈(11)과 적어도 하나의 라인카드 모듈(12A-12D)을 갖고 있으며, 상기 라인카드 모듈은 상기 스위치로 그리고 그로부터 통신신호들이 통과할 수 있는 적어도 하나의 포트를 갖고 있으며, 한 버스(10)에 의해 함께 결합된 상기 중앙제어 모듈과 상기 라인카드 모듈은 타임슬로트를 한정하기 위한 제1조의 라인(21-23)과, 상기 중앙제어모듈과 상기 라인카드 모듈간에서 통신신호들을 반송시키기 위한 제2조의 라인(24, 25)과, 그리고 상기 중앙제어모듈과 상기 라인카드 모듈간에서 신호정보를 반송시키기 위한 제3조의 라인(26-29)을 갖고 있으며 상기 라인카드 모듈은 상기 모듈을 식별하기 위한 신호를 발생시키기 위한 수단(21, 24)과, 상기 모듈에 대해 타임슬로트를 선택하기 위해 상기 식별수단과 상기 제1조의 라인에 결합되는 수단(42-47)을 포함하며, 그에 의해 상기 타임슬로트 선택수단에 결합된 상기 제3조의 라인들중 최초로 결정된 라인(26)상의 상기 선택된 타임슬로트 기간동안 신호가 상기 모듈을 어드레스하는 것이 특징인 디지탈 PBX스위치.
다수의 모듈들을 갖는 디지탈 PBX스위치에서, 각 모듈은 상기 PBX스위치로부터 그리고 그것에 신호들을 통신하기 위한 적어도 하나의 포트와, 상기 모듈들간에 상기 신호들을 통신하기 위한 다수의 통신라인(10)들과 상기 통신라인들상에 상기 신호들에 대한 다수의 타임슬로트들을 한정하기 위해 상기 모듈들에 결합되는 클록수단(21-23)과, 그리고 상기 제1조(25)의 통신라인들상의 상의 모듈에 신호들을 전송하며, 제2세트(24)의 상기 통신라인들상의 상기 모듈들로부터 신호들을 수신하며, 또한 제3조(26-29)의 통신라인들상의 상기 모듈로 그리고 그로부터 제어신호를 전송 및 수신하는 중앙제어 모듈을 갖고 있으며, 상기 제어 모듈은 소정의 타임슬로트들내의 상기 제1조의 라인들상의 신호들을 전송하는 것으로부터 그 자체를 불능화 시키고 또한 상기 제3조의 라인들상의 상기 제어모듈 불능화를 나타내는 제어신호들을 발생시키기 위한 수단(60, 61)을 포함하며, 그리고 상기 모듈들은 상기 소정의 타임슬로트 기간동안 상기 제1조의 라인들상의 신호들을 전송 및 수신하고, 상기 제2조의 라인들상의 신호들을 수신 및 전송하기 위해 상기 제3조의 라인들에 결합되어 상기 제어신호들에 반응하는 수단(62-66, 70, 71)을 포함하는 것이 특징인 디지탈 PBX스위치.
제18항에서, 상기 제1, 제2 및 제3조의 상기 다수의 통신라인을 포함하는 범용버스(10)와 한 조의 클록라인(21-23)들과, 한 조의 프레임신호라인들을 더 포함하며, 상기 범용 버스는 상기 중앙제어 모듈(11)과 상기 다른 모듈(12A-12D)의 중앙 또는 분배동작을 용이하게 허용하는 것이 특징인 디지탈 PBX스위치.
제19항에서, 상기 버스(10)상에 개개의 물리적 위치들을 더 포함하며, 상기 모듈이 상기 개개의 물리적 위치에서 상기 범용버스에 결합되며, 그리고 상기 위치에서 상기 버스에 결합되는 상기 모듈에 상기 모듈과 연관된 물리적 위치를 나타내는 위치 어드레스 코드를 제공하는 상기 버스상의 각각의 상기 물리적 위치와 연관된 식별수단(44)과, 한 프레임신호 간격내에서 한 조의 타임슬로트를 할당하기 위해 상기 위치 어드레스코드에 응답하는 각각의 상기 모듈내에서 할당수단(42)을 더 포함하며, 그에 의해 모듈들과 연관된 상기 물리적 위치에 따라 상기 모듈을 선택 또는 어드레스하는 것이 특징인 디지탈 PBX스위치.
제20항에서, 상기 위치 어드레스코드는 한 조의 스위치(44)들, 즉 상기 위치 어드레스코드의 길이를 나타내는 스위치들의 번호에 의해 또는 한 조의 프로그램된 비트들에 의해 공급되며, 상기 위치 어드레스코드를 나타내는 상기 프로그램된 비트의 조는 상기 모듈과 연관된 상기 버스상의 상기 물리적 위치에 따라 상기 타임슬로트조를 할당하는 것이 특징인 디지탈 PBX스위치.
제21항에서, 각각의 상기 모듈(12A-12D)은 상기 타임슬로트 조를 변경하도록 상기 프로그램 비트를 변경하기 위한 프로그램수단을 더 포함하는 것이 특징인 디지탈 PBX스위치.
제22항에서, 각각의 상기 모듈(12A-1D)은 상기 모듈을 리세트하기 위해 상기 제3조의 라인상의 리세트신호에 응답하는 리세트수단(65)을 더 포함하며, 상기 리세트 통신수단(65)은 상기 프로그램된 비트들을 기지상태로 리세트시킬 수 있는 것이 특징인 디지탈 PBX스위치.
디지탈 PBX스위치에 있어서, 상기 PBX스위치에 그리고 그로부터 신호를 통신하기 위한 하나이상의 포트, 상기 모듈들간에서 상기 신호를 통신하기 위한 다수의 병렬라인(10)들, 상기 통신라인들상의 상기 신호들의 타이밍에 대한 다수의 타임슬로트들을 한정하기 위해 사익 모듈에 결합되는 클록수단(21-23)을 각각 갖고 있는 다수의 모듈을 갖고 있으며, 상기 각각의 모듈은 상기 모듈을 식별하도록 신호를 발생시키기 위한 수단(21, 24)과, 상기 모듈(12A-12D)에 대한 타임슬로트를 선택하기 위해 상기 식별수단(21, 24)과 상기 클록수단(21-23)에 결합되는 수단(42, 42, 45-47)을 포함하며, 그에 의해 상기 타임슬로트 선택수단(42-47)에 결합되는 상기 라인(10)들의 제1소정의 라인상의 상기 선택된 타임슬로트 기간동안 신호가 상기 모듈을 어드레스하는 것이 특징인 디지탈 PBX스위치.
제24항에서, 상기 각각의 모듈은 상기 모듈이 어드레스될 때 모듈선택 신호를 발생시키기 위해 상기 식별수단(21, 44)과 상기 제1소정의 라인에 결합되는 수단(43)을 더 포함하는 것이 특징인 디지탈 PBX스위치.
제25항에서, 상기 각각의 모듈은 상기 소정 조의 라인(27, 28)으로부터 또한 그에 신호데이타를 수신 및 전송하기 위한 입/출력수단(70)과, 상기 모듈선택신호가 존재할 때 상기 입/출력수단은 상기 소정조의 라인들에 결합하기 위해 상기 입/출력수단과 상기 모듈선택수단에 결합되는 수단(62, 64)을 포함하는 것이 특징인 디지탈 PBX스위치.
제26항에서, 상기 입/출력수단(70)은 범용 비동기 수신기 송신기를 포함하며, 또한, 상기 조의 소정라인들은 한쌍의 라인들, 즉 수신된 신호데이타를 통신하기 위한 제1라인과 전송된 신호데이타를 통신하기 위한 제2라인을 포함하는 것이 특징인 디지탈 PBX스위치.
제26항에서, 상기 입/출력수단(70)을 전송할 신호데이타를 갖고 있으며, 상기 입/출력수단은 출력신호를 발생시키며, 상기 출력신호는 상기 모듈선택신호가 존재할 때 상기 소정 조의 라인들상에 제공되어 상기 입/출력수단의 상태를 나타내는 것이 특징인 디지탈 PBX스위치.
제24항에서, 상기 각각의 모듈(12A-12D)은 상기 모듈이 어드레스될 때 상기 제2소정의 라인상의 신호에 기하여 상기 모듈을 리세트 시키기 위해 상기 식별수단(21, 44)과 제2소정라인에 결합되는 수단(65)을 더 포함하는 것이 특징인 디지탈 PBX스위치.