KR890702109A - 미니컴퓨터용 병렬 스트링 프로세서 및 방법 - Google Patents

미니컴퓨터용 병렬 스트링 프로세서 및 방법

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KR890702109A
KR890702109A KR1019890700674A KR890700674A KR890702109A KR 890702109 A KR890702109 A KR 890702109A KR 1019890700674 A KR1019890700674 A KR 1019890700674A KR 890700674 A KR890700674 A KR 890700674A KR 890702109 A KR890702109 A KR 890702109A
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데이비드 메드빈
앵커스 맥라간
윤종삼
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데이비드 메드빈
데이빈 컴퓨터 코포레이션
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Abstract

내용 없음

Description

미니컴퓨터용 병렬 스트링 프로세서 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 및 제 2 도는 병렬 바이트 비교 프로세서의 2개의 레지스터 계통도이고, 제 3 도는 병렬 바이트 비교 프로세서이 비교 회로의 회로도이다.

Claims (43)

  1. 다수의 바이트를 포함하는 데이타 위드내에 제어 문자를 배치시키기 위한 병렬 바이트 프로세싱 시스템에 있어서, 데이타의 바이트를 수용하기 위한 제 1 레지스터, 선택가능한 제어 문자를 격납시키기 위한 제 2 레지스터, 제 1 레지스터내에 데이타를 로드시키고, 제 2 레지스터내에 제어문자를 로드시키기 위한 수단, 및 제 1레지스터내의 바이트를 제 2레지스터내의 제어 문자와 동시에 비교하고, 제 1 레지스터내의 대응 바이트가 제 2 레지스터내의 제어 문자와 동일한 경우에 제1상태내에 있고, 제1레지스터내의 대응 바이트가 제2레지스터내의 제어 문자와 동일하지 않은 경우에 제 2 상태내에 있는 제어 비트를 발생시키는 비교 수단으로 구성되는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 제어 비트를 수신하고, 모든 제어 비트가 제 1 상태내에 있는 경우에 제 1 상태내에 있고, 소정의 제어 비트가 제 2 상태내에 있는 경우에 제 2 상태내에 있는 표시 비트를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 표시 비트를 격납시키기 위한 프로세서 상태 레지스터를 포함하는 것을 특징으로 하는 시스템.
  4. 제3항에 있어서, 프로세서 상대 레지스터가 제 1 상태내에 있는 경우에 제 1메모리위치로 브랜치시키기 위한 제1명령 수단을 포함하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서, 프로세서 상태 레지스터내의 모든 비트들이 제 2 상태내에 있는 경우에 제 2 메모리 위치로 브랜치시키기 위한 제 2 명령 수단을 포함하는 것을 특징으로 하는 시스템.
  6. 제4항에 있어서, 데이타 워드내에서의 제어 문자 위치를 결정하기 위한 프로그래밍 수단을 포함하는 것을 특징으로 하는 시스템.
  7. 다수의 바이트를 포함하는 데이타 워드내에 제어문자를 배치시키기 위한 방법에 있어서, 비교 수단내로 데이타의 바이트를 입력시키고, 비교 수단내로 선택가능한 제어문자 바이트들을 입력시키며, 데이타의 바이트를 제어문자 바이트와 동시에 비교하고, 데이타 바이트가 제어문자 바이트와 동일한 경우에 제 1 상태내에 있고, 데이타 바이트가 제어문자 바이트와 동일하지 않은 경우에 제 2 상태내에 있는 표시 비트를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 프로세서 상태 레지스터내에 제어 지트들을 격납시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 표시 비트 레지스터가 제 1 상태내에 있는 경우에 제 1 메모리 위치로 브랜치시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 프로세서 상태 레지스터내의 모든 표시 비트들이 제 2 상태내에 있는 경우에 제 2 메모리 위치로 브랜치시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 문자 스트링내에서의 키워드 스트링의 발생위치를 찾아내는 문자 스트링 프로세서에 있어서, 다수의 바이트를 갖고 있는 키워드 스트링을 격납시키는 제 1 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 문자스트링 일부를 격납시키고, 키워드 스트링에 관련하여 문자 스트링 부분을 한번에 1바이트씩 쉬프트시키는 제 2 레지스터, 및 문자 스트링내의 키워드 스트링의 발생을 결정하기 위해서 키워드 스트링을 문자 스트링과 동시에 비교하는 회로로 구성되는 것을 특징으로 하는 문자 스트링 프로세서.
  12. 제11항에 있어서, 제 1 레지스터와 제 2 레지스터의 격납 용량이 8바이트인 것을 특징으로 하는 문자 스트링 프로세서.
  13. 제11항에 있어서, 제 2 레지스터에 결합되고, 문자 스트링 일부를 격납시키켜, 내용이 제 2 레지스터내로 한번에 1바이트씩 주기적으로 쉬프트되는 제 3 레지스터를 포함하는 것을 특징으로 하는 문자 스트링 프로세서.
  14. 제13항에 있어서, 회로가 산술 논리 유니트인 것을 특징으로 하는 문자 스트링 프로세서.
  15. 제14항에 있어서. 산술 논리 유니트의 출력에 결합된 0 검출 회로를 포함하는 것을 특징으로 하는 문자 스트링 프로세서.
  16. 제15항에 있어서, O 검출회로가 OR 게이트를 포함하는 것을 특징으로 하는 문자 스트링 프로세서.
  17. 제16항에 있어서. 제 2 레지스터와 제 3 레지스터가 프로그램가능한 어레이 논리로 실행되는 것을 특징으로 하는 문자 스트링 프로세서.
  18. 문자 스트링 내에서의 키워드 스트링의 발생위치를 찾아내는 문자 스트링 프로세서에 있어서, 다수의 바이트를 갖고 있는 키워드 스트링을 격납시키는 제 1 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 문자 스트링의 제 1 부분을 격납시키고, 키워드 스트링에 관련하여 문자 스트링의 제 1 부분을 한번에 1바이트씩 쉬프트시키는 제 1 쉬프트 레지스터, 문자 스트링의 제 2 부분을 격납시키는 제 1쉬프트 레지스터에 결합되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1바이트씩 쉬프트시키는 제 1 쉬프트 레지스터, 문자 스트링의 제 2 부분을 격납시키는 제 1 쉬프트 레지스터에 결합되고, 제 1 쉬프트 레지스터내로 제 2부분을 한번에 1바이트씩 쉬프트시키며, 제 2 부분이 제 1 쉬프트 레지스터내로 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제 2 쉬프트 레지스터, 및 네1레지시스터의 내용이 제 1 쉬프트 레지스터의 내용과 동일할 때를 결정하기위해 제1레지스터의 내용을 제 1 쉬프트 레지스터의 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 문자 스트링 프로세서.
  19. 문자 스트링 내에서의 키워드 스트링의 발생위치를 찾아내는 문자 스트링 프로세서에 있어서, 다수의 바이트를 갖고 있는 키워드 스트링을 격납시키는 제-18-바이트-폭 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 문자 스트링의 제 1 부분을 격납시키고, 키워드 스트링에 관련하여 문자 스트링의 제 1 부분을 한번에 1바이트씩 쉬프트시키며, 제 2 부분이 제18-바이트-폭 쉬프트 레지스터, 문자 스트링의 제 2 부분을 격납시키는 제 1 쉬프트 레지스터에 결합되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1바이트씩 쉬프트시키는 제 1 쉬프트 레지스터내로 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제28-바이트-폭 쉬프트 레지스터, 및 제1레지스터의 내용이 제 1 쉬프트 레지스터의 내용과 동일할 때를 결정하기 위해 제1레지스터의 내용을 제 1 쉬프트 레지스터의 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 문자 스트링 프로세서.
  20. 문자 스트링내에서의 키워드 스트링의 발생 위치를 찾아내는 문자 스트링 프로세서에 있어서, 다수의 바이트를 갖고 있는 키워드 스트링을 격납시키는 제1-4-바이트-폭 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 문자 스트링의 제 1 부분을 격납시키고, 키워드 스트링에 관련하여 문자 스트링의 제 1 부분을 한번에 1바이트씩 쉬프트시키는 제14-바이트-폭 쉬프트 레지스터, 문자 스트링의 제2부분을 격납시키는 제1쉬프트 레지스터에 결합되고, 제1쉬프트 레지스터내로 제 2 부분을 한번에 1바이트씩 쉬프트시키며, 제 2 부분이 제 1 쉬프트 레지스터내로 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제24-바이트-폭 쉬프트 레지스터, 및 제1레지스터의 내용이 제 1 쉬프트 레지스터의 내용과 동일할때를 결정하기 위해 제1레지스터의 내용을 제 1 쉬프트 레지스터의 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 문자 스트링 프로세서.
  21. 문자 스트링내에서의 키워드 스트링의 발생위치를 찾아내는 문자 스트링 프로세서에 있어서, 키워드 스트링을 격납시키는 제1레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 문자 스트링 일부를 격납시키는 제2레지스터, 제1레지스터의 내용에 관련하여 제2레지스터의 내용을 한번에 정수의 바이트씩 쉬프트시키는 제2레지스터에 결합된 제1회로, 문자 쉬프트내에서의 키워드 쉬프트의 발생위치를 결정하기 위해 제1레지스터와 제2레지스터의 내용을 동시에 비교하는 제2회로로 구성되는 것을 특징으로 하는 문자 스트링 프로세서.
  22. 제21항에 있어서, 제2레지스터에 접속되고, 문자 일부를 격납시키는 제3레지스터를 부수적으로 포함하는 것을 특징으로 하는 문자 쉬프트 프로세서.
  23. 텍스트 일부내에서의 특정 워드 또는 문자 조합의 발생을 식별하는 방법에 있어서, (a) 제 1 레지스터 위치내의 키워드 스트링을 로드시키고, (b) 제 2 레지스터 위치내에 문자 스트링의 제 1 부분을 로드시키며, (c) 로딩 단계후에, 키워드 스트링이 문자 스트링의 제 1 부분내에 존재하는지 결정하기 위해 제 1 레지스터 위치 내용을 제 2 레지스터 위치 내용과 동시에 비교하고, (d) 제 1 레지스터 위치의 내용에 관련하여 제 2 레지스터 위치 내용을 단일 바이트 만큼 쉬프트시키며, (e) 단계 (c) 및 (d)를 최소한 1회 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, (f) 단계 (c) 전에 제3레지스 위치 내에 문자 스트링의 제 2 부분을 로드시키고, (g) 단계 (d)와 동시에 제 2레지스터 위치내에 제 3 레지스터 위치 내용을 단일 바이트만큼 쉬프트시키는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서, (h) 제 3레지스터 위치 내용이 제 2 레지스터 위치내로 완전히 쉬프트되었을 때 제 3 레지스터 위치를 재로드시키는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 반복 단계가. 키워드 스트링이 문자 스트링내에 존재하는 것으로 발견될때까지 실행되는 것을 특징으로 하는 방법.
  27. 제26항에 있어서. 단계 (e)가, 문자 스트링이 키워드 스트링과 완전히 비교되었을 때까지 실행되는 것을 특징으로 하는 방법.
  28. 비트 스트링내에서의 키워드 스트링의 발생위치를 찾아재는 버트 스트링 프로세서에 있어서, 다수의 비트를 갖고 있는 키워드 스트링을 격납시키는 제 1 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 비트 스트링 일부를 격납시키고, 키워드 스트링에 관련하여 비트 스트링 부분을 한번에 1바이트씩 쉬프트시키는 제1쉬프트 레지스터, 및 키워드 스트링이 비트 스티링과 일치할때를 결정하기 위해 키워드 스트링을 비트 스트링과 동시에 비교하는 제2회로로 구성되는 것을 특징으로 하는 비트 스트링 프로세서.
  29. 제28항에 있어서. 제2회로가 산술 논리 유니트를 포함하는 것을 특징으로 하는 비트 스트링 프로세서.
  30. 제29항에 있어서. 제2회로가 산술 논리 유니트에 결합된 O 검출 회로를 부수적으로 포함하는 것을 특징으로 하는 비트 스트링 프로세서.
  31. 제29항에 있어서. 제 1 쉬프트 레지스터에 결합되고, 비트 스트링의 부수적인 부분을 격납시키면, 제 1 쉬프트 레지스터내로 부수적인 부분을 쉬프트시키고, 비트 스트링의 부수적인 부분이 제 1 쉬프트 레지스터내로 완전히 쉬프트될 때 재로드되는 제 2 쉬프트 레지스터를 부수적으로 포함하는 것을 특징으로 하는 비트 스트링 프로세서.
  32. 다수의 비트를 갖고 있는 키워드 스트링을 격납시키는 제1네지스터, 키워드 스트링의 존재를 찾기위해 탐색될 비트 스트링의 제 1 부분을 격납시키고, 키워드에 관련하여 비트 스트링의 제 1 부분을 한번에 1비트씩 쉬프트시키는 제 1 쉬프트 레지스터, 비트 스트링의 제 2 부분을 격납시키는 제 1 쉬프트 레지스터에 결합되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1비트씩 쉬프트시키며, 제 2 부분이 제 1 쉬프트 레지스터내에 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제 2 쉬프트 레지스터, 및 제1레지스터 내용이 제 1 쉬프트 레지스터 내용과 동일할때를 결정하기 위해 제 1 레지스터 내용을 제 1 쉬프트 레지스터 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 비트 스트링 프로세서.
  33. 다수의 비트를 갖고 있는 키워드를 격납시키는 제1 8-바이트-폭 레지스터, 키워드 스트링의 존재를 찾기 위해 탐색될 비트 스트링의 제 1 부분을 격납시키고, 키워드 스트링에 관련하여 비트 스트링의 제 1 부분을 한번에 1비트씩 쉬프트시키는 제1 8-바이트-폭 쉬프트 레지스터, 비트 스트링의 제 2 부분을 격납시키는 제 1 쉬프트 레지스터에 접속되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1비트씩 쉬프트시키며, 제 2부분이 제 1쉬프트 레지스터내에 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제 2 8-바이트-폭 쉬프트 레지스터, 및 제1레지스터 내용이 제 1 쉬프트 레지스터 내용과 동일할때를 결정하기 위해 제1레지스터 내용을 제 1 쉬프트 레지스터 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 비트 스트링 프로세서.
  34. 다수의 비트를 갖고 있는 키워드 스트링을 격납시키는 제1 4-바이트-폭 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 비트 스트링의 제 1 부분을 격납시키고, 키워드 스트링에 관련하여 비트 스트링의 제1부분을 한번에 1비트씩 쉬프트시키는 제1 4-바이트-폭 쉬프트 레지스터, 비트 스트링의 제 2 부분을 격납시키기 위해 제 1 쉬프트 레지스터에 접속되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1비트씩 쉬프트시키며, 제 2 부분이 제 1 쉬프트 레지스터내에 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제2 4-바이트-폭 쉬프트 레지스터, 및 제1레지스터 내용이 제1쉬프트 레지스터 내용과 동일할때를 결정하기위해 제1레지스터 내용을 제1쉬프트 레지스터 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 비트 스트링 프로세서.
  35. 다수의 비트를 갖고 있는 키워드 스트링을 격납시키는 제1 2-바이트-폭 레지스터, 키워드 스트링의 존재를 찾기위해 탐색될 비트 스트링의 제 1 부분을 격납시키고 키워드 스트링에 관련하여 비트 스트링의 제 1 부분을 한번에 1비트씩 쉬프트시키는 제1 2-바이트-폭 쉬프트 레지스터, 비트 스트링의 제 2 부분을 격납시키는 제 1 쉬프트 레지스터에 접속되고, 제 1 쉬프트 레지스터내로 제 2 부분을 한번에 1비트씩 쉬프트시키며, 제 2 부분이 제 1쉬프트 레지스터내에 완전히 쉬프트될 때 문자 스트링의 부수적인 부분이 로드되는 제2 2-바이트-폭 쉬프트 레지스터, 및 제1레지스터 내용이 제 1 쉬프트 레지스터 내용과 동일할때를 결정하기 위해 제1레지스터 내용을 제 1 쉬프트 레지스터 내용과 동시에 비교하는 산술 논리 유니트로 구성되는 것을 특징으로 하는 비트 스트링 프로세서.
  36. 비트 스트링내에서의 선정된 비트 패턴의 발생을 식별하는 방법에 있어서, (a) 제 1 레지스터 위치내에 키워드 스트링을 로드시키고, (b) 제 2 레지스터 위치내에 비트 스트링의 제 1 부분을 로드시키며, (c) 로드단계 후에, 키워드 스트링이 비트 스트링의 제 1 부분내에 존재하는지를 결정하기 위해 제 1 레지스터 위치 내용을 제 2 레지스터 위치 내용과 동시에 비교하고, (d) 제 1 레지스터 위치의 내용에 관련하여 제 2 레지스터 위치의 내용을 단일 비트만큼 쉬프트시키며, (e) 단계 (c) 및 (d)를 최소한 1회 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 제36항에 있어서. (f) 단계 (c)전에 제 3 레지스터 위치내에 비트 스트링의 제 2 부분을 로드시키고, (g)단계 (d)와 동시에, 제 2 레지스터 위치내로 제 3 레지스터 위치내용을 단일 비트만큼 쉬프트시키는 단계를 포함하는 것을 특징으로 하는 방법.
  38. 제37항에 있어서, (h) 제 3 레지스터 내용이 제 2 레지스터 위치내로 완전히 쉬프트될 때 제 3 레지스터 위치내에 비트 스트링의 제 2 부분을 재로드시키는 단계를 포함하는 것을 특징으로 하는 방법.
  39. 제38항에 있어서, (e)가, 비트 스트링이 키워드 스트링과 완전히 비교되었을 때까지 실행되는 것을 특징으로 하는 방법.
  40. 2진 정보 스트링내에서의 키워드 스트링의 발생위치를 찾아내는 병렬 비트/바이트 스트링 프로세서에 있어서, 2진 정본의 키워드 스트링을 격납시키는 제 1 레지스터, 키워드 스트링의 존재를 찾기위해 탐색된 2진 정보의 제 2 스트링 부분을 격납시키고, 키워드 스트링에 관련하여 제 2 스트링 부분을 제 1 조건시에 한번에 1비트씩 및 제 2 조건시에 한번에 1바이트씩 쉬프트시키는 제 1 쉬프트 레지스터, 및 키워드 스트링에 제 2 스트링과 일치할때를 결정하기 위해 키워드 스트링을 제 2 스트링과 동시에 비교하는 제 2 회로로 구성되는 것을 특징으로 하는 병렬 비트/바이트 스트링 프로세서.
  41. 제40항에 있어서, 제1조건이 제1제어 신호 수신 상태이고, 제 2 조건이 제 2 제어신호 수신 상태인 것을 특징으로 하는 병렬 비트/바이트 스트링 프로세서.
  42. 제41항에 있어서. 제 1 쉬프트 레지스터에 결합되고, 2진 정보의 제 2 스트링의 부수적인 부분을 격납시키며 , 내용이 제 1 쉬프트 레지스터내로 제 1 조건시에 한번에 1비트씩 및 제2조건시에 한번에 1바이트씩 쉬프트되는 제 2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 병렬 비트/바이트 스트링 프로세서.
  43. 제42항에 있어서, 제 2 호로가 산술 논리 유니트인 것을 특징으로 하는 병렬 비트/바이트 스트링 프로세서.
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