KR890007152A - 날짜계산 일정 관리시스템 - Google Patents

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KR890007152A
KR890007152A KR870011117A KR870011117A KR890007152A KR 890007152 A KR890007152 A KR 890007152A KR 870011117 A KR870011117 A KR 870011117A KR 870011117 A KR870011117 A KR 870011117A KR 890007152 A KR890007152 A KR 890007152A
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inverter
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schedule management
gate
date calculation
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주윤식
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주윤식
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements

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Abstract

내용 없음

Description

날짜계산 일정 관리시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 날짜 일정관리시스템의 표시부 및 입력부를 나타낸 도면.
제 2 도는 본 발명에 따른 날짜계산 일정관리시스템의 1 실시예를 나타낸 회로도.
제 3 도는 제 2 도에 도시된 날짜계산장치 일정관리시스템을 설명하기 위한 순서도이다.

Claims (1)

  1. 크리스탈(XT)과 저항(R1)(R2), 콘덴서(C1) 및 인버터(IV1)(IV2)로 구성되는 클록발진회로와 인버터(IV3), D플립플롭(DF1) 및 인버터(IV4)순으로 접속되는 마이크로프로세서(1)에 직병렬의 다이오드(D1)와 저항(R3) 및 콘덴서(C2)를 거친 리셋트스위치(SW1)와, 인버터(IV5)와 오아게이트(OR3)(OR4) 및 낸드게이트(ND1)를 거친 입출력인터페이스(2), 어드레스(A11~A15)를 통한 멀티플랙서(MX1)(MX2) 및, 오아게이트(OR1)(OR2)를 거친 RAM(3)과 EPROM(4)이 각각 연결되고, 상기 멸티플랙서(MX1)가 접속된 멀티플랙서(MX2)에는 EPROM(4)이 연결되면서 앤드게이트(AD1)를 거친 RAM(3)이 연결되며, 상기 입출력인터페이스(2)에는 구동회로(5)와 트랜지스터(TR1~TR7)를 거친 복수개의 7세그먼트(10)와, 트랜지스터(TR8~TR18)와 발광다이오드(L1D~LD5)를 거친 복수개의 7세그먼트(10) 및, 슈미트트리거(8)를 거친 키보우드(9)가 각각 연결된 것을 특징으로 하는 날짜계산일정관리시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US8140605B2 (en) * 2007-05-29 2012-03-20 Patton Jr Roy Chilson Electronic date calculator

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