KR890006196Y1 - 파이커, 엘리트용 도트클락 발생회로 - Google Patents

파이커, 엘리트용 도트클락 발생회로 Download PDF

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Abstract

내용 없음.

Description

파이커, 엘리트용 도트클락 발생회로
제1도는 종래의 도트 클락 발생회로.
제2도는 본 고안에 따른 도트 클락 발생회로.
제3도는 제2도의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수정발진기 회로부 IC1,IC2 : 카운터
X-Tal : 수정발진기 10 : 카운터 입력단
20 : 도트 클락 발생부 자,차,카,타 : 신호 입력단
I5~I8 : 앤드게이트 FF1,J-K : 플립플롭
I1~I4,I9 : 인버터 C1,C2 : 콘덴서
R1~R4 : 저항
본 고안은 레이지 프린터의 도트 클락(Dot Clock) 발생기에 관한 것으로 특히 파이커(Pica), 엘리트(Elite) 서체[파이커:12포인트(Point) 크기의 활자를 나타내는 말로 보통 1인치에 10 글자를 인자하는 것을 표준으로 한다. (10cpi:Character per inch), 엘리트:10포인트(Point) 크기의 활자를 나타내는 말로 보통 1인치에 12글자를 인자하는 것을 표준으로 한다. (12cpi:Character per inch)]의 인자에 적당하도록한 파이커, 엘리트용 도트 클락 발생회로에 관한 것이다.
종래와 도트 클락[클락(clock)은 디지탈 회로에 있어서 규칙적으로 반복되는 펄스(pulse)를 나타냄] 발생회로는 1인치당 영문 10자의 파이커 서체와 1인치당 영문 12자의 엘리트 서체를 인자하기 위해서는 300dpi(dots per inch) 프린터의 경우 파이이커체는 1글자의 가로의 길이가 30도트이고, 엘리트체는 25도트가 되어 바이트(byte)의 단위로 처리를 하지 못하며 비트(bit) 단위로 처리하게 되므로 프로그램이 복잡하고 처리시간이 많이 소요되는 단점이 있었다.
따라서 본 고안은 상기한 단점을 개선시킬 목적으로 도트클락의 가로 길이를 가변하여 파이커, 엘리트 서체를 인자할 경우 바이트 단위의 데이타 처리를 하여 프로그램을 단순하게 하고 데이타 처리에 소요되는 시간을 감소시키려는 것이다.
종래의 도트 클락 발생회로는 다음과 같은 구성으로 제1도에 따라 설명하면, 인버터(I1)의 입력은 저항(R1)을 통해 그의 출력에 연결되고, 또한 수정발진기(X-Tal)에 연결하고 인버터(I1)의 출력은 콘덴서(C1)를 통해 인버터(I2)의 입력에 연결되고, 인버터(I2)의 입력은 저항(R2)을 통해 그의 출력에 연결되고, 또한 수정발진기(X-Tal)에 연결하고 인버터(I2)의 출력은 카운터(IC1)의 클락단자(CK)에 연결한 구성이다.
상기한 구성의 도트 클락 발생회로는 수정발진기(X-Tal)의 출력을 카운터(IC1)의 입력으로 하여 프린터의 해상도(dpi)에 맞는 도크 클럭(Dot Clock)(DCK)을 발생시킨다.
이때 발생되는 도트 클락(DCK)은 도트의 가로와 세로의 길이가 동일하도록 조정되어 있으므로 비트(bit)단위로 처리하게 되어 프로그램이 복잡하고 시간이 많이 소요되는 단점이 있었다.
본 고안은 상기한 단점을 개선시키기 위한 것으로 제2도에 따라 설명하면 수정발진기(X-Tal), 저항(R3,R4), 콘덴서(C2), 인버터(I3,I4)로 구성된 수정발진회로부(1)와, 신호 입력단(자,차,카,타) 앤드게이트(I5,I6,I7)로 구성된 카운터 입력단(10)을, 카운터(IC2), 앤드게이트(I8), 플립플롭(FF1)으로 구성된 도트 클럭 발생부(20)에 연결한 구성으로 그 구성을 좀더 상세히 설명하면 다음과 같다.
인버터(I4)의 출력을 카운터(IC2)의 클럭단자(CK)에 연결하고 카운터(IC2)의 단자(D)에는 전원(V1)이 인가되고 신호입력단(자)은 앤드게이트(I5,I6,I7)의 입력(b)에 각각 연결하고, 신호 입력단(차)는 앤드게이트(I5)의 입력(a)에 연결하고 신호 입력단(카)는 앤드게이트(I6)의 입력(a)에 연결하며 신호 입력단(타)는 앤드게이트(17)의 입력(a)에 연결하고, 앤드게이트(I5)의 출력은 카운터(IC2)의 단자(C)에 연결하고, 앤드게이트(I6)의 출력은 카운터(IC2)의 단자(B)에 연결하며, 앤드게이트(I7)의 출력은 카운터(IC2)의 단자(A)에 연결하고 카운터(IC2)의 단자(QA,QB,QC,QD)는 앤드게이트(I8)의 입력(a,b,c,d)에 연결하고 앤드게이트(I8)의 출력은 카운터(IC2)의 로드(Load)단자(LD)에 연결하고, 카운터(IC2)의 리플 클락(Ripple Clock) 단자(Rc)는 플립플롭(FF1)의 클락단자(CK)에 연결하고 전원(V2)은 플립플롭(FF1)의 클리어(CLEAR) 단자(CL)와 단자(J)에 인가되고, 또한 인버터(I9)를 통해 단자(K)에 인가되며, 상기 플립플롭(FF1)으로 부터 도트클락(DCK)이 출력(Y)되는 구성이다.
상기한 구성의 도트 클락 발생회로는 300dpi 프린터에서 40×40의 영문폰트(FONT)를 가지고 파이커, 엘리트 서체의 인자가 가능하다.
이때 300dpi 프린터에서 40×40의 영문폰트를 가지고 파이커 서체를 인자하려면 도트 클락의 크기가 3/4이 되어야 하며(즉 40×=30이 되어야하고) 엘리트 서체를 인자하려면 도트 클락의 크기가 5/8가 되어야 한다.
(즉 40×5/8=25) 따라서 40×40 한글 크기의 영문을 인자할 경우 수정발진회로(1)의 클락을 8개까지, 파이커는 6개, 엘리트는 5개, 한글의 1/2크기의 경우는 4개를 카운트하도록 신호 입력단(차,카,타)을 조정하고, 한글인 경우 파이커, 엘리트의 제한없이 신호 입력단(자)을 "로우"로 입력시켜 수정발진회로(1)의 클락을 8개까지 카운트 하도로 조정한다.
즉 한글 크기의 영문을 인자하는 경우 수정발진회로(1)의 클락을 8개 카운트 해야하므로 카운트(IC2)의 단자(C,B,A)의 입력이 "로우"가 되도록 신호 입력단(10)의 (자~타)을 다음의 [도표 1]과 같이 조절한다.
이때 제3(a)도와 같이 수정발진회로(1)의 출력이 카운터(IC2)의 클락단자(CK)에 인가되면 카운터(IC2)의 다운/업(DOWN/UP)단자(D/U)가 접지되어 있으므로, 카운터(IC2)는 업 카운트(Up-Count)를 하게되며, 8부터 15까지 8단계를 카운트 한 후 출력단자(QD)에는 제3(e)도와 같은 파형, 출력단자(Qc)에는 제3(d)도와 같은 파형, 출력단자(QB)에는 제3(c)도와 같은 파형, 출력단자(QA)에는 제3(c)도와 같은 파형이 각각 발생된다.
또한 카운터(IC2)의 출력단자(QA,QB,QC,QD)에서 발생된 파형은 앤드게이트(I8)의 입력단(a,b,c,d)에 인가되며 앤드게이트(I8)의 출력은 카운터(IC2)의 로드(Load)단자(LD)를 통해 제3(f)도와 같이 로드(load)시켜 카운트해 나간다.
이때 리플 클락 단자(RC)에서 발생되는 제3(g)도와 같은 리플클락은 J-K 플립플롭(FF1)의 클락단자(CK)에 인가되며 J-K 플립플롭(FF1)은 제3(h)도와 같은 도트 클락(DCK)을 발생시킨다.
또한 파이커 영문을 인자할 경우 도표(1)과 같이 카운터(IC2)의 입력단자(A)에는 "로우"신호, 입력단자(B)에는 "하이"신호, 입력단자(C)에는 "로우"신호가 인가되며 10에서 15까지 6단계를 카운트하고 한글크기의 영문을 인자하는 경우와 동일하게 앤드게이트(I8)에 입력되며, 앤드게이트(I8)는 카운트(IC2)의 단자(LD)를 통해 입력을 로드(load)시키고 다시 카운트 해나간다.
또한 엘리트 영문을 인자할 경우 카운터(IC2)의 입력단자(A)에는 "하이", 입력단자(B)에는 "하이", 입력단자(C)에는 "로우"가 인가되며 상기한 경우와 동일하게 11부터 15까지 5단계를 카운트해 도트 클락을 발생시키며 한글의 1/2 크기를 인자할 경우 12부터 15까지 4단계를 카운트 한 상기한 방법과 동일하게 도트 클락을 발생시킨다.
따라서 본 고안에 따른 도트 클락발생회로는 데이타를 바이트 단위로 처리할 수 있어 프로그램이 간단하고 데이타를 처리하는 소요시간이 감수하며 40×40 영문 한벌로 한글크기, 파이커, 엘리트, 한글의 1/2 크기등 4벌의 영물을 인쇄할 수 있어 폰트 메로리를 절약할 수 있는 장점이 있다.

Claims (1)

  1. 수정발진기(X-TAL), 저항(R3,R4), 콘덴서(C2), 인버터(I3,I4)로 구성된 수정발진회로부(1)와, 신호 입력단(자,차,카,타) 앤드게이트(I5,I6,I7)로 구성된 카운터 입력단(10)과, 카운터(IC2), 앤드게이트(I8), 플립플롭(FF1)으로 구성된 도트 클럭 발생부(20)로 구성되어서 신호 입력단(자,차,카,타)의 이력에 따라 영문을 한글 크기로 인자하거나 한글의 1/2 크기로 인자하거나, 파이커 서체나 엘리트 서체로 인자할 수 있는 것을 특징으로 하는 파이커 엘리트용 도트 클락 발생회로.
KR2019860011182U 1986-07-29 1986-07-29 파이커, 엘리트용 도트클락 발생회로 KR890006196Y1 (ko)

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