KR890004185B1 - 다중에러 정정 리드-솔로몬 디코더에서의 이레이져에 관한 정보 전송회로 - Google Patents

다중에러 정정 리드-솔로몬 디코더에서의 이레이져에 관한 정보 전송회로 Download PDF

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Abstract

내용 없음.

Description

다중에러 정정 리드-솔로몬 디코더에서의 이레이져에 관한 정보 전송회로
제 1 도는 디지탈 통신계도.
재 2 도는 2중 에러 정정 체계의 리드-솔로몬 통신계도.
제 3 도는 본 발명에 따른 구체회로도.
제 4 도는 제 3 도중 어드레스제어부의 상세회로도.
제 5 도는 인터리브 맵의 일실시예도.
* 도면의 주요부분에 대한 부호의 설명
5-1 : 1차 디코더 20 : 어드레스제어부
30-40 : 디멀티플렉서 50-60 : 램
70-80 : 정보용램 90-100 : 멀티플렉서
5-2 : 2차 디코더
본 발명은 다중에러 정정 리드-솔로몬(reed solomon)코드의 디코딩 회로에 관한 것으로 특히, 디코딩시 에러 정정 결과에 대한 정보를 부호어(cocle word)당 1개의 비트로 소화함으로써 에러 정정 과정을 단순 간략화 시키고 정보용 메모리의 용량을 극소화하는 회로에 관한 것이다.
일반적으로 디지탈 신호의 재생시 데이터를 보호할 목적으로 수개의 패리티를 발생시켜 데이터들과 상기 패리티를 포함시킨 한개의 코오드워드를 발생하는 엔코오더(enCoder)와, 이 엔코오더로부터 전송되어 수신된 코드워드를 입력하여 잡음으로부터 보호된 데이터를 복호하는 데코오더를 구비하는 정보 채널 보호장치의 계통에 있어서는 여러가지의 부호방식이 사용되어 왔다.
이중 R-S부호는 순회보호(cyclic Code)의 일종인 BCH부호(Bose Chandhuri HocguenghemCode)중 중요한 위치를 차지하고 있는 비오원 BCH부호로서 다중 에러를 정정하는 가장 강력한 부호로 알려져 있다.
제 1도는 디지탈 통신계도로서 정보신호원(Information Source)(1)과 정보신호원(1)을 입력하여 디지탈 신호로 부호화하는 엔코더(2)와 엔코더(2)의 보호화된 신호를 전송하는 전송선로(4)와, 전송선로(4)를 통하여 데이타를 입력하여 수신 데이타를 복호화하는 디코더(5)와 복호화한 수신 데이타를 입력하는 수신측 신호단(7)로 구성된다.
정보신호원(1)으로부터 기본 데이타를 받아서 R-S Code의 약속에 의해 전송데이타의 형태(Code word)를 만드는 곳이 엔코더(2)이다. 엔코더 블랙에서는 일정 갯수의 단위 데이타를 받아서 규정된 숫자 만큼의 패리티(Parity)을 붙여 주어서 R-S Code의 약속에 맞는 부호어 (Code word)를 생성한다.
이렇게 생성된 부호어가 전송선로(4)를 거치면서 잡음(Noise)에 의해 변질되는 것을 에러가 발생한다고하며 수신측에 도달된 데이타를 수신데이타(received data)라 하여 원부호어에 에러가 섞여 있다고 보아서 디코더(5)에서는 R-S Code의 약속에 의해 수신데이타를 점검하여 에러의 유무를 판별하고 점검하게 된다.
제 2도는 2중 에러의 정정체계의 리드 솔로몬 통신계도로서 데이타(D)를 발생하는 정보 신호원(1)과, 정보 신호원(1)을 입력하여 1차 부호화를 수행하는 1차 엔코더(2)와, 1차 엔코더(2-1)의 출력인 1차 부호를 심볼(Symbol)단위로 혼합하는 인터리브(interleave) 과정(3)과 인터리브 과정(3)의 혼합된 데이타에 인터리브 과정(3)에서 또다른 순서로 혼합된 데이타를 입력하여 부호어(Code word)를 출력하는 2차 엔코더(2-2)과 부호어를 전송하는 전송선로(4)와 전송선로(4)로부터 2차 엔코더(2-1)의 출력을 입력하여 복호화하는 1차 디코더(5)와 1차 디코더(5-1)의 출력을 입력하여 인터리브 과정(3)과 역순으로 데이터를 분리하는 디 인터리브(deinterleave) 과정(6)과 디 인터리브 과정(6)의 출력을 입력하여 복호화하는 2차 디코더(5-2)과 2차 디코더(5-2)의 출력을 입력하는 수신측 신호단(7)로 구성된다.
정보신호원(1)로 부터 소정의 비트(bit)를 가진 병렬 데이타가 1차 엔코더(2-1)에 입력하며 이 소정 비트단위를 심볼(Symbol)이라 한다.
1차 엔코더(2-1)에서는 정해진 갯수의 심볼단위의 데이터를 받아서 소정 심볼의 패리티를 더하여 1차 부호어(Code Word)를 발생시켜 인터리브 과정(3)을 수행한다.
후술하는 인터리브 과정(3)에서는 1차 엔코더(2-1)로부터의 1차 부호어를 정해진 수의 부호어 단위로 심볼단위의 데이타혼합을 행하며 데이타 혼합은 주어진 규칙에 행해진다. 인터리브 과정(3)에서 혼합된 데이타가 2차 엔코더(2-2)로 입력하면 1차 엔코더(2-1)에서 출력한 순서와는 다른 데이타 순서와 심볼로 입력하며 2차 엔코더(2-2)에서 출력하는 부호어를 전송선로(4)를 통해 1차 디코더(5)에 입력한다.
1차 디코더(5)는 2차 엔코더(2-2)에서 출력하는 부호의 단위로 에러 발생의 유무를 판별하여 정정 작업을 수행하는데 전송선로에서 발생하는 에러는 부호어중 일부의 심볼 또는 부호어 전체의 값을 변질시킬 수 있다.
에러 정정 능력은 패리티 심볼을 이용하여 에러를 정정하고 정정하지 못한 부호에는 플래그(Plag)를 붙여 디 인터리브 과정(5)으로 출력한다. 디 인터리브 과정(6)은 인터리브 과정(3)의 역순으로 데이타 혼합을 수행하며 2차 디코더(5-8)로 출력하고 디 인터리브 과정(6)의 출력을 입력한 2차 디코더(5-2)는 송신측에서 1차 엔코더(2-1)의 출력 형태와 같게되며 1차측 엔코더(2-1)에서 가산된 패리티로 다시 에러 정정을 수행하게 된다.
상술한 사항과 같이 다중에러 정정 R-S디코더 회로에서 에러의 정정 능력은 부호어의 길이가 매우 길고 에러 정정 능력이 큰 실용적인 방법이다.
그러나 종래에는 수신측 디코더(5)에서 에러 정정 여부를 알려주는 플래그(flag)를 각각의 심볼마다 붙여주는 방식을 사용함으로 디코딩시 메모리 용량이 매우 큰 메모리를 사용해야 했었으며 각 심볼마다 플래그가 있으므로 에러의 정정과정이 매우길고 시간이 많이 소요되는 문제점이 있었다. 따라서 본 발명의 목적은 다중 에러 정정 R-S Code에 있어서 디코딩시 부호어(Code Word)당 1개의 비트를 플래그를 붙여 줌으로서 에러 정정 과정을 단순 간략화 할수 있는 회로에 관한 것이다.
본 고안의 또다른 목적은 플래그수를 줄여 메모리 용량을 극소화할수 있는 회로에 관한 것이다.
제 3도는 본 발명의 주체 회로로서, 1차 에러 정정을 수행하는 1차 디코더(5-1)와, 상기 1차, 2차 디코더(5-1),(5-2)의 출력인 출력신호에 의해 메모리 어드레스를 출력하는 어드레스제어부(20)와, 1차 디코더(10)로부터 데이타를 입력하여 출력하는 디멀티플렉서(30)와, 상기 디멀티플렉서(30) 정보용 데이타를 입력하여 출력하는 디멀티플렉서(40)이다. 상기 어드레스 제어부(20)에서 지정한 어드레스에 상기 멀티플렉서(30)로부터 출력하는 데이타를 저장하는 램(50, 60)이다.
상기 어드레스제어부(20)에서 지정한 어드레스에 상기 디멀티플렉서(40)으로부터 출력하는 정보용 데이타를 입력하여 저장하는 정보용 램(70-80)과 후술하는 2차 디코더(5-2)의 클럭에 의해 출력 어드레스를 지정받아 출력하는 램(50, 60)의 출력을 입력하여 멀티플렉서(90)와 정보용 램(70, 80)의 출력인 정보 데이타를 입력하여 출력하는 디멀티플렉서(100)로 구성한다.
제 4 도는 제 3도의 어드레스 제어부(20)에 대한 상세 회로도로서 1, 2차 디코더(5-1)(5-2)에서 출력하는 클럭신호에 의해 동작하는 어드레싱용 카운터(21, 22)와, 카운터(21, 22)의 출력을 입력하여 데이타용 램(50, 60)으로 지정된 번지를 출력하는 멀티플렉서(22, 23)과 카운터(21, 22)의 출력을 입력하여 정보용 램(70, 80)으로 지정된 번지를 출력하는 멀티플렉서(24, 25)로 구성한다.
상술한 구성에 의거 본 발명을 제 3 도, 제 4 도, 제 5 도를 참조하여 상세히 설명한다.
전송선로(4)를 통한 2차 엔코더(2-2)의 부호어(Code word)데이타가 순서대로 1차 디코더(5-1)에 입력하면 1차 디코더(5-1)는 1차 에러 정정작업을 수행하며 전송선로(14)상에 에러가 발생하지 않았다면 2차 엔코더(2-2)의 출력 데이타가 그대로 입력한다.
1차 디코더(5-1)에 도착한 데이타는 송신측 2차 엔코더(2-2)에서 출력한 소정 갯수의 부호어 심볼이 전송선로(4)상에 에러가 발생하여 부호어 심볼중 일부 혹은 전부의 심볼의 값이 변질될수 있다.
1차 디코더(5-1)의 에러 정정 능력은 패리티 심볼 2개로 1개의 에러를 정정할수 있으며, 에러는 2성격상 에러가 발생된 심볼의 위치와 에러의 값을 알아야 한다.
따라서 1개의 에러가 2개의 미지수를 내포하고 있는데 패리티의 수만큼 미지수에 대한 풀이를 할수 있으므로 1차측 디코더는 소정 패리티 갯수의 1/2만큼 에러 정정을 수행한다.
1차 디코더(5-1)의 출력이 어드레스제어부(20)에 입력하면 어드레스제어부(20)는 데이타용 램(50-60)과 정보용 램(70-80)에 메모리 어드레스를 지정한다.
상술한 제 4 도는 상기 어드레스 제어부(20)의 상세 회로도로서 1차 디코더(20)의 출력을 클럭으로 입력하는 어드레스용 카운터(21-22)는 소정 비트의 카운터로서 데이타용 램(50-60)과 정보용 램(70-80)의 행어드레스와 열어드레스를 구분한다.
1차 디코더(5-1)의 출력은 인터리브 과정(3)에서와 같이 1행, 2행, 3행…순이나 또는 1열, 2열, 3열…순으로 램에 메모리되므로 1차용 카운터(21)의 소정의 하위 비트가 행어드레스 또는 열어드레스를 담당하면 소정의 상위 비트는 담당하지 않은 행어드레스나 또는 열어드레스를 담당하는데 카운터의 열어드레스를 허위 비트가 담당하고 1차측 디코더(5-1)의 출력이 행 데이타를 순서적으로 출력하였다고 가정하면, 1차용 카운터(2-1)는 소정의 하위비트가 열어드레스를 담당하고 소정의 상위 비트가 행어드레스를 담당하며 2차용 카운터는 소정의 하위 비트가 행어드레스를 담당하고 소정의 상위 비트가 열어드레스를 담당하며 2차디코더(5-2)의 입력은 열데이터로 입력되어진다.
1차 디코더(5-1)의 출력은 1부호에 단위(행이나 열)로 에러 정정 결과에 대한 정보를 출력하므로 정보용 램(70-80)어드레싱은 상기 부호어의 단위(행이나 열단위)에 맞추면된다.
즉 정보 비트 데이타를 메모리(write)하려 할때는 어드레스 카운터의 소정의 상위, 또는 하위 비트를 각행이나 열에 대한 정보를 기록하고 2차 디코더에서 램(50-60)의 데이타를 리드(read)할때 상기와 반대되는 열이나 행에 대한 정보를 읽으면 된다.
상기 카운타에서 출력하는 행이나 열어드레스에 의해 멀티플렉서(22, 24)와 멀티플렉서(23', 25)는 반대로 선택되어서 1차 디코더(5-1)의 출력이 램(50)에 입력하면 램(60)의 데이타는 2차 디코더(5-2)에 입력한다.
상기 1차용 카운터(21)에 의해 메모리 어드레스가 지정되면 1차 디코더(5-1)를 출력하는 데이타는 디멀티플렉서를 통하여 램(50, 60)에 입력하는데 상기 데이타가 램(50)에 입력하였다고 가정하면 정보용 데이타도 디멀티플렉시(40)를 통하여 정보용 램(70)에 입력한다.
이때 2차 디코더(5-2)에 출력하는 2차 디코더(5-2) 입력용 클럭신호에 의해 카운터(26)에서 출력하는 소정 상위 또는 하위 비트 어드레스에 의해 램(60)과 정보용 램(80)에 리드 어드레스(read adress)를 지정하여 멀티플렉서(90-100)을 통하여 입력한다.
즉 1차 디코더(5-1)에 의해 출력되는 출력신호에 의해 카운터(21)가 램(50), 정보용 램(70)에 메모리 어드레스를 지정하면 1차측 행 또는 열에 데이타 출력이 램(50), 정보용 램(70)에 입력하고 동시에 2차 디코더(5-2)에 의해 출력하는 클럭신호에 의해 카운터(26)가 리드 어드레스를 지정하면 램(60) 정보용(80)의 열 또는 행 데이타가 2차 디코더(5-2)에 입력한다.
상술한 내용을 제5도의 인터리브 램을 이용하여 본 발명을 설명한다. 가로측은 1차측 엔코더(2-1)에서 출력한 데이타(32, 26)로서 26심볼의 데이타에 6개의 심볼을 더하여 출력한 1차 부호어이며 세로측 엔코더(2-2)로 입력하는 데이타(32, 28)로서 28심볼의 데이타에 4개의 패리티 심볼을 더하여 출력한 2차 부호어이다.
제3도의 인터리브 맵도에서 볼수 있듯이, 1차측 엔코더(2-1)에서는 a0,a1,a2, a3, a4,......a30, a31, b0, b1, b2, b3, b4, ......b30, b31,
B0, B1, B2, B3, B4,......B30, B31의 순의 행 부호어로 출력하며, 2차측 엔코더(2-2)는 a0, b0, c0,......
Figure kpo00001
,
Figure kpo00002
, a1, b1, c1,......
Figure kpo00003
,
Figure kpo00004
, a31, b31, c31,......
Figure kpo00005
,
Figure kpo00006
의 28심볼 단위의 데이타를 입력하고, 4개의 심볼 패리티를 가산하여 전송선로(4)로 출력한다.
전술한 바와같이 1차 엔코더(2-1)에서는 26개의 심볼 데이타를 받아서 6개의 패리티 심볼(R-S) 코드 이론에 의한 검색을 위한 정보(심볼)을 추가로 가산하여 32심볼의 부호어를 만들었고, 2차 엔코더에서는 38심볼 데이타를 받아서 4패리티 심볼을 가산하여 32심볼의 부호어를 만들어 전송선로(4)로 출력한다.
전송선로를 통하여 2차 엔코더(2-2)의 행데이터를 입력하는 1차 디코더(5-1)는 32개의 부호어에 순서대로 에러 정정을 수행하고 에러 정정을 하지 못한 부호와 함께 소정 논리의 플래그를 붙여준다.
1예 에러 정정 부호어 : "1"
에러 정정을 못한 부호어 : "0"
데이타용 램(50-60)의 메모리 랩은 32×32의 1024바이트(byte)이며 정보용 램은 32비트이므로 카운터(21,26)는 10비트 카운터를 사용한다. 1차 디코더(5-1)의 출력이 행 데이터이므로 1차용 카운터는 하위 5비트가 열어드레스를 상위 5비트가 행어드레스를 담당하고 2차 디코더(5-2)입력은 하위 5비트가 행어드레스를 상위 5비트가 열어드레스를 담당한다.
에러 정정 결과 정보용 램(70-80)의 어드레싱에서 정보비트 데이타를 메모리할때는 상위 5비트로 기록하고 리드할때는 하위 5비트를 이용한다.
카운터(21)에서 출력한 행(상위 5비트)와 열(하위 5비트)어드레스에 의해 1차 디코더(5-1)(행데이타)는 디멀티플렉서(30-40)을 통해 데이타용 램(50)과 정보용 램(70)에 입력하여 메모리되고 카운터(22)에서 출력한 열(하위 5비트)와 행(하위 5비트) 어드레스에 의해 데이타용 램(60)과 정보용램(80)에 메모리 되었던 행 데이타가 멀티플렉서(90, 100)을 통하여 2차 디코더 (5-2)에 열 데이타로 입력한다.
또한 1차 디코더(5-1)의 출력이 데이타용 램(60)과 정보용 램(80)에 입력되었다면 동시에 데이타용 램(50)과 정보용 램(80)의 메모리 데이타가 2차 디코더(5-2)에 입력된다.
2차 디코더(5-2)에서는 입력한 열데이타는 전단 1차 디코더의 정정하지 못한 에러 데이타를 정정한다.
상술한 바와같이 디인터리브(deinter leave)과정에서 1차 디코더(5-1)에서 출력하는 에러를 정정하지 못한 부호에 1비트의 정보용 플래그(flag)를 붙여 에러 데이타와 무에러 데이타를 표시하여 2차 디코더(5-2)에서 에러를 정정하며 디코딩한 데이타를 동시에 리드(read) 라이트(write)할수 있어 데이타 전송에 시간을 단속하고 부호어당 1개의 에러 정정 결과를 표시하므로 에러 정정 과정의 단순 간략화와 정보용 메모리의 용량을 극소화할수 있는 장점이 있다.

Claims (2)

  1. 송신된 부호어의 에러를 정정하는 1차 디코더(5-1), 2차 디코더(5-2)를 구비한 다중 에러 정정 리드-솔로몬 디코더에서의 이레이져에 관한 정보 전송 회로에 있어서 상기 1차 및 2차 디코더(5-1, 5-2)에서 출력하는 어드레스제어부(20)와, 상기 1차 디코더(5-1)의 출력인 데이타 및 정보신호를 입력하여 출력하는 디멀티플렉서(30-40)와, 상기 디멀티플렉서(30)로 부터 출력하는 데이타를 상기 어드레스제어부(20)의 출력에 의해 입력하고 출력하는 램(50-60)과 상기 디멀티플렉서(40)로 부터 출력하는 정보신호를 상기 어드레스제어부(20)의 출력에 의해 입력하고 출력하는 정보용램(70-80)과 상기 램(50,60) 및 정보용 램(70,80)의 출력을 입력하여 2차 디코더(5-2)로 출력하는 멀티플렉서(90-100)로 구성함을 특징으로 하는 회로.
  2. 제 1 항에 있어서, 어드레스제어부(20)가 1차 디코더(5-1)에서 출력하는 클럭신호에 의해 행 및 열데이타의 메모리 어드레스를 발생하는 카운터(21)와, 2차 디코더(5-2)에서 출력하는 클럭신호에 의해 열 및 행 데이타의 리드 어드레스를 발생하는 카운터(2,6)와 상기 카운터(21,26)의 출력을 입력하여 데이타용 램(50, 60)에 메모리 및 라이트어드레스 신호를 출력하는 멀티플렉서(22, 23)과 상기 카운터(21, 26)의 출력을 입력하여 정보용 램(70,80)에 메모리 및 라이트 어드레스 신호를 출력하는 멀티플렉서(24,25)로 구성됨을 특징으로 하는 회로.
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