KR890003221B1 - 합성 비디오 신호에 포함되어 있는 고주파 디지탈 정보신호 분리 집적회로 - Google Patents

Abstract

내용 없음.

Description

합성 비디오 신호에 포함되어 있는 고주파 디지탈 정보신호 분리 집적회로

제1도는 문자다중 방송에서 데이터라인을 보인도면.

제2도는 본 발명의 블럭도.

제3도는 본 발명에 따른 제2도의 블럭도를 구체화한 일실시예의 회로도.

제4도는 제3도의 본 발명에 따른 실시예의 각 부분의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 고주파 버퍼회로 12 : 저주파필터

14 : 샘플 앤드 홀드회로 16 : 제1비교회로

17 : 제2비교회로 20 : 드라이브회로

본 발명은 문자다중 방송의 수신부에 있어 합성 비디오 신호에 포함되어 있는 고주파 디지탈 정보신호를 분리해내는 집적회로에 관한 것으로 특히 문자 다중 방송에서 수직 블랭킹 기간중에 포함된 텔레택스(Teletext)데이터를 분리해내는 집적회로에 관한 것이다.

텔레택스와 같은 문자다중 방송에 있어서는 텔레비죤 신호의 수직 블랭킹 기간동안에 문자 또는 도형 정보를 디지탈 신호화하여 동기 바이트와 함께 송신되고 있다. 즉 텔레택스에서 사용되고 있는 문자 또는 도형정보가 실려있는 합성 비디오 신호는 제1도에 도시한 바와같이 수평동기 신호 기간 T₁과 칼라 버어스트 신호기간 T₂과 데이터라인 T₅으로 구성되며 데이터라인 T₅은 동기클럭과 프레이밍코오드(Framing code)로 구성된 동기 신호기간 T₃과 각종 디지탈 정보신호를 포함하는 데이터 패킷(Date packet)기간 T₄으로 구성된다. 따라서 문자다중 방송을 수신하는 텔레비죤 수상기의 텔레택스 시스템은 상기 데이터라인에 실려있는 모든 디지탈 정보신호를 분리하여 사용하여야 하며 상기 데이터라인에 실려들어오는 정보신호를 고도의 안정된 방법으로, 하나의 정보 신호도 잃어 버림없이 분리해내는 회로가 필요하게 된다. 이와같이 정보신호를 분리해내는 종래의 집적회로로서는 본원 출원인이 출원한 특허출원 제85-5140호에 게재한 바와같은 회로가 있었다.

그러나 이와같은 회로에 있어서는 초단에 사용되는 버퍼회로가 에미터 플러워로 된 버퍼회로를 사용하였으므로 수메가 헬쯔(MHZ)의 주파수로 전송되는 데이터의 전송 주파수가 높아짐에 따라 분리 데이터신호의 듀티 싸이클이 변동하여 정확한 데이터 정보의 위치에서 데이터 신호를 분리해밸수가 없었을 뿐만 아니라 드라이브 회로의 소비전류가 커서 소비전류를 줄여 동작의 안정화를 기해야 하는 집적회로의 요구사항을 만족하지 못하였을 뿐만 아니라 드라이브 회로의 동작 바이어스 전압의 여유도가 적어 전원 공급 전압의 마아진(Margin)의 여유도가 없는등 결점이 많았다.

따라서 본 발명의 목적은 고주파의 디지탈 정보신호를 외율과 위상차없이 입력하여 합성 비디오 신호에 실려있는 데이터라인의 고주파 디지탈 정보신호를 정확히분리해내고 집적회로에서 소모되는 소비전류를 줄임과 동시에 전원 마아진에 대해서도 여유도를 갖는 집적회로를 제공하는데 있다. 이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 문자다중 방송의 합성 비디오 신호에 포함되어 있는 데이터라인의 디지탈 정보 신호 분리 집적회로의 블럭도로서 입력하는 합성비디오 신호중 고주파의 디지탈 정보신호를 위상차와 외율없이 출력하는 고입력 임피던스를 갖는 고주파 버퍼회로(10)와, 상기 합성 비디오 신호중 수평동기 신호를 여과하여 출력하고 고주파의 정보신호를 차단시키는 저주파필터(12)와, 저주파필터(12)에서 출력하는 수평동기 신호를 중앙처리장치(CPU)에서 출력하는 샘플링신호에 의해 샘플링하고 샘플링된 신호를 출력하는 샘플 앤드 홀드회로(14)와, 상기 샘플 앤드 홀드회로(14)에서 출력하는 샘플링신호와 상기 고주파 버퍼회로(10)에서 출력하는 신호를 비교하는 제1비교기(16)와, 상기 제1비교기(16)의 비교전압을 입력하고 드라이브 회로(20)의 구동 포화직류레벨을 결정하여 주는 제2비교기(18)와, 상기 제2비교기(18)의 출력신호에 따라 온 또는 오프 동작을 하여 소정 레벨의 펄스를 출력하는 드라이브 회로(20)로 구성된다.

따라서 본 발명은 입력단자(22)를 통해 데이터가 실려있는 합성 비디오 신호가 입력하면 고주파 버퍼회로(10)는 상기 합성 비디오 신호내의 고주파 디지탈 정보신호를 외율과 위상차 없이 출력하는 고입력 임피던스를 갖는 버퍼회로가 된다.

따라서 입력단자(22)로 입력하는 신호와 동일한 파형을 갖는 출력신호가 상기 고주파 버퍼회로(10)에서 출력하여 저주파필터(12)로 입력함과 동시에 제1비교회로(16)로 입력한다.

저주파필터(12)는 상기 고주파 버퍼회로(10)를 통해 입력하는 합성 비디오 신호중 저주파 분이되는 수평동기 신호분만을 통과시키고 그 이외의 고주파 성분을 차단시킨다.

샘플 앤드 홀드회로(14)는 상기 합성 비디오 신호중 수평동기시간에만 펄스를 출력하는 중앙처리단자(CPU)로 부터 샘플링 펄스를 입력단자(24)로 입력하고, 이 샘플링 펄스에 의한 스위칭 작용으로 상기 저주파필터(12)로부터 출력하는 수평동기신호를 받아 적당한 형태의 신호로 하여 출력을 한다. 따라서 제1비교회로(16)는 상기 샘플 앤드 홀드회로(14)로의 출력신호와 상술한 고주파 버퍼회로(10)로부터 출력하는 합성 비디오를 입력하여 이 두 신호를 비교하여 상기 샘플 앤드 홀드회로(14)의 출력신호보다 큰 신호 즉 디지탈 정보신호를 출력한다. 제2비교회로 제1비교기(18)에서 설정되는 입력 직류레벨에 상기 제1비교기에서 출력하는 디지탈 정보신호가 음으로 실린 신호를 입력하여 상기 직류레벨에서 드라이브회로(20)를 온시키고 상기 직류레벨보다 낮은 입력신호에 대해서는 드라이브회로(20)를 오프시켜 소정의 레벨을 갖는 디지탈 정보신호만을 분리해내는 회로가 된다. 따라서 드라이브회로(20)는 제2비교기(20)에서 출력하는 디지탈 정보신호에 따라 온, 오프 동작을 함으로써 소정 레벨의 펄스로 정형된 디지탈 정보신호를 출력하게 된다.

제3도는 제2도의 본 발명에 따른 합성 비디오 신호에 포함된 디지탈 정보신호를 분리해내는 회로의 블럭도를 구체화한 실시예의 회로도로서 도면중 R₁-R₃₆은 저항이며, C₁-C₄는 캐패시터이고, Q₁-Q₃₉는 트랜지스터이며, D₁은 다이오우드이고, ZD₁과 ZD₂는 제너다이오우드이며, V_CC및 V_BB는 전원 공급전압이다.

도면중 캐패시터 C₁과 저항 R₁및 R₂와 트랜지스터 Q₁-Q₇로 구성된 부분이 제2도의 고주파 버퍼회로(10)에 대응하며, 저항 R₃, R₄및 R₆과 캐패시터 C₂및 C₃와 트랜지스터 Q₈-Q₁₅로 구성된 부분이 저주파필터(12)에 대응하고, 저항 R₅와 R₇, R₈, R₁₀-R₁₂과 캐패시터 C₄및 트랜지스터 Q₁₆-Q₃₀으로 구성된 부분이 샘플 앤드 홀드회로(14)에 대응하고, 저항 R₁₃-R₁₅와 다이오우드 D₁및 트랜지스터 Q₃₁-Q₃₄로 구성된 부분이 제1비교회로(16)에 대응하고, 저항 R₁₆, R₁₇과 트랜지스터 Q₃₅-Q₃₉와 메너 다이오우드 ZD₁과 ZD2로 구성된 부분이 제2비교회로(18)에 대응하며, 저항 R₁₈-R₁₀과 트랜지스터Q₄₀, Q₄₁로 구성된 부분이 드라이브 회로(20)에 대응한다.

한편 제4도는 본 발명의 실시예인 제3도의 각 부분의 동작 파형도를 나타낸 도면이다.

이하 제3도의 본 발명에 따른 실시예를 제4도의 파형도를 참조하여 상세히 설명한다.

지금 제4(a)도에 도시한 바와같은 합성 비디오 신호가 입력단자(22)로 입력하면 고주파 버퍼회로(10)의 직류차단용 캐패시터 C₁를 통해 트랜지스터 Q₁의 베이스로 입력한다. 고주파 버퍼회로(10)는 트랜지스터 Q₁과 Q₂로 구성된 차동증폭기로서 트랜지스터 Q₆과 Q₇및 Q₄와 Q₅는 각각 정전류회로로써 트랜지스터 Q₅는 차동증폭기를 구성하는 트랜지스터 Q₂의 능동부하로 작용하며 트랜지스터 Q₇은 트랜지스터 Q₃의 능동부하로서 트랜지스터 Q₁과 Q₂로 구성되는 차동증폭기의 출력이 트랜지스터 Q₃의 베이스로 입력하여 그 출력이 트랜지스터 Q₂의 베이스로 입력하는 궤환회로로 구성된다. 따라서 이 증폭기는 입력 임피던스가 상기 궤환작용에 의해 높게되며 입력하는 신호는 주파수가 높아도 외율이나 위상차없이 4MHZ까지 입력신호를 그대로 출력하며 5MHZ에서도 디지탈 정보를 분리해내는데 지장이 없게 디지탈정보 신호가 실린 합성 비디오 신호를 출력한다.

상기 고주파 버퍼회로(10)에서 출력하는 합성 비디오 신호는 저주파필터(12)로 입력함과 동시에 제1비교기(16)로 입력한다.

저주파필터(12)는 트랜지스터 Q₈과 Q₉로 구성되는 차동증폭기에 저항 R₃와 캐패시터 C₂및 저항 R₄에 캐패시터C₃로 구성되는 패시브 저주파필터를 접속하여 캐패시터 C₂를 통해 입력단과 출력단을 궤환시킴으로서 2차의 능동 저주파필터가 된다.

따라서 이 2차의 능동 저주파 필터는 R₃=R₄및 C₃=C₂일때 전달함수 H(S)가 하기의 식과 같이 된다.

그러므로 이 2차의 능동 저주파필터는

을 -3db의 주파수로 갖고 -4db/decade의 전달특성을 갖게 된다. 저항 R 또는 캐패시터 C₃의 값의 설정에 의해 수평동기신호를 제외한 고주파 신호를 차단시키고 수평동기신호를 출력하여 제4(b)도와 같은 파형이 이 능동 저주파필터에서 출력하게 된다. 상기 능동 저주파필터에서 트랜지스터 Q₁₂-Q₁₄로 구성되는 부분은 정전류원으로 작용하는 부분이며 트랜지스터 Q₈과 Q₉로 구성되는 차동증폭기의 출력을 트랜지스터 Q₁₅를 사용한 에미터 폴러워의 출력을 상기 차동증폭기의 트랜지스터 Q₉로 궤환시킴으로서 이 능동 저주파필터의 입력 임피던스를 높게 하였으며 트랜지스터 Q₁₄는 상기 트랜지스터 Q₁₅의 능동부하로 작용하게 된다. 따라서 제4(b)도와 같은 수평동기신호의 파형은 샘플 앤드 홀드회로(14)로 입력하게 되는데 샘플 앤드 홀드회로는 트랜지스터 Q₁₉와 Q₂₀으로 구성되는 차동증폭기의 출력을 트랜지스터 Q₂₀의 베이스로 궤환시킨 버퍼와 트랜지스터 Q₁₇과 Q₁₈및 저항 R₁₀으로 구성된 정전류회로를 트랜지스터 Q₁₆의 스위칭 작용으로 상기 버퍼를 온, 또는 오프시켜 상기 버퍼의 출력을 충전 또는 방전하는 캐패시터 C₄와 트랜지스터 Q₂₃-Q₃₀과 저항 R₁₁및 R₁₂로 구성된 버퍼회로로 구성된다.

한편 입력단자(24)에는 중창처리장치에서 출력하는 수평동기신호기간에 출력하는 제4(c)도와 같은 샘플링 신호가 저항 R₅을 통해 트랜지스터 Q₁₆의 베이스로 입력한다. 따라서 제4(c)도의 샘플링신호가 "하이"레벨(이하"1"상태라 함)일때는 상기 트랜지스터 Q₁₆은 도통상태가 되어 상기 트랜지스터 Q₁₆의 콜렉터는 "0"상태가 된다. 따라서 정전류전원을 구성하는 트랜지스터 Q₁₈은 오프상태가 되며 트랜지스터 Q₁₈-Q₂₂로 구성되는 버퍼는 동작을 하지않는 오프상태로 되고 캐패시터 C₄에 충전된 전압은 트랜지스터 Q₂₆의 베이스를 통해 트랜지스터 Q₂₃과 Q₂₄및 저항 R₁₁로 구성되는 정전류회로의 트랜지스터 Q₂₄및 저항 R₁₁의 경로로 방전을 하게된다. 그러나 이때 방전되는 전류를 저항 R₈과 R₁₁의 조정에 의해 아주 미약하게 조정해 놓으므로서 제4(d)도와 같이 샘플링신호가 "1"상태의 기간일때 상기 캐패시터 C₄의 전압변화를 크게하지 않는다. 한편 상기 샘플링신호가 "0"상태일때는 트랜지스터 Q₁₆은 오프상태가 되므로 트랜지스터 Q₁₇과 Q₁₈및 저항 R₁₀으로 구성되는 정전류회로는 동작을 하게 되며 따라서 트랜지스터 Q₁₈-Q₂₂로 구성되는 버퍼도 동작을 하게된다.

따라서 이때에는 입력전압과 같은 전압이 출력하게 되고 캐패시터 C₄에는 그 전압이 충전되게 되는데 이 캐패시터의 값을 크게 설정함으로써 급히 전압이 충전되게 한다. 따라서 제4(d)도와 같은 파형이 트랜지스터 Q₂₀의 베이스에 나타나게 된다. 따라서 제4(d)도의 파형은 트랜지스터 Q₂₃-Q₃₀으로 구성되는 버퍼회로를 통해 출력인 트랜지스터 Q₃₀의 에미터로 출력하여 제1비교기(16)를 구성하는 트랜지스터 Q₃₃의 베이스인 비반전단자로 입력한다. 동시에 고주파 버퍼회로(10)에서 출력하는 합성 비디오신호는 상기 제1비교기(16)의 반전단자가 되는 트랜지스터 Q₃₄의 베이스로 입력한다.

제4(e)도는 제4(a)도의 시간 T₅에 해당하는 데이터 라인에 실려있는 디지탈 정보신호가 상술한 바와같이 고주파 버퍼회로(10)에서 출력하여 제1비교기(16)의 반전 입력단자인 트랜지스터 Q₃₄의 베이스로 입력하는 a의 파형과 상기 시간 T₅에서 샘플 앤드 홀드회로(14)에서 출력하여 상기 제1비교기(16)의 비반전 입력단자인 트랜지스터 Q₃₃으로 입력하는 신호 b를 확장하여 나타낸 도면이다.

따라서 트랜지스터 Q₃₃의 베이스로 입력하는 제4(e)도의 a의 파형과 트랜지스터 Q₃₄의 베이스로 입력하는 제4(e)도의 b의 파형은 서로 비교되어 트랜지스터 Q₃₃의 콜렉터로 상기 b파형의 상부에 있는 a파형이 반전되어 출력하여 제2비교기를 구성하는 트랜지스터 Q₃₆의 베이스로 입력한다.

제2비교기를 구성하는 트랜지스터 Q₃₆의 베이스에 걸리는 직류 레벨은 트랜지스터 Q₃₆, Q₄₀및 Q₄₁의 베이스에 에미터간의 드레시홀드전압과 제너다이오우드 ZD₂의 제너전압과 같게 되도록 설정시키는데 이것은 제1비교기의 정전류원으로 작용하는 트랜지스터 Q₃₂의 콜렉터에 흐르는 정전류 I₁과 저항 R₁₃의 값에 의해 설정된다. 즉 트랜지스터 Q₃₃의 콜렉터에 흐르는 직류전류는

이 되므로 상기 트랜지스터 Q₃₃의 콜렉터 직류레벨은

으로 되고 따라서 저항 R₁₃을 조정하여 상기 트랜지스터 R₁₃의 베이스 직류레벨을 조절할 수 있게 된다. 트랜지스터 Q₃₅측도 마찬가지이다.

따라서 제2비교기(18)는 차동증폭용 트랜지스터 Q₃₅와 Q₃₆의 에미터에 각각 제너다이오우드 ZD₁과 저항 R₁₆및 제너다이오우드 ZD₂와 저항 R₁₇을 통해 트랜지스터 Q₃₇-Q₃₉로 구성되는 윌슨 정전류회로에 접속한 구성으로 되며 트랜지스터 Q₃₆의 베이스에 입력하는 직류레벨에서 드라이브회로(20)를 구성하는 트랜지스터 Q₄₀과 Q₄₁를 도통시켜 출력단자(26)의 출력신호를 "0"으로 하고 상기 직류레벨보다 낮은 펄스 즉 제4(e)도의 b신호보다 큰 상부의 디지탈 정보신호 a에 대해서는 트랜지스터 Q₄₀과 트랜지스터 Q₄₁을 오프시킴으로서 출력단자(26)에는 풀업저항 R₂₀을 통해 V_BB의 전압 즉 "1"상태가 출력하게 된다. 따라서 제4(f)도와 같은 파형이 출력단자(26)에서 출력한다. 또한 드라이브회로(20)의 저항 R₁₉는 트랜지스터 Q₄₀에 과전류가 흐르는 것을 방지하기 위한 보호저항이다.

따라서 본 발명에서는 제2비교기(18)를 사용하여 제2비교기(18)에 제너다이오우드 ZD₁, ZD₂와 정전류회로가 되는 트랜지스터 Q₃₇-Q₃₉를 사용하므로서 드라이브회로(20)를 구동하는 소모전류를 줄임으로써 소비전력을 절감할 수 있게 되며 옵셋변동에 대한 안정화를 기할 수 있게 된다. 또한 입력단 저항 R₁, R₂와 트랜지스터 Q₁-Q₇로 구성되는 고주파 버퍼증폭기를 사용하므로서 입력하는 합성 비디오 신호를 위상차와 외율없이 안정된 신호의 입력을 기할 수 있게 된다.

Claims (1)

1. 입력 합성 비디오 신호를 입력하는 버퍼회로와 버퍼회로에서 출력하는 합성 비디오 신호중 수평동기신호만이 여과하여 출력하는 저주파필터와, 상기 저주파필터에서 출력하는 신호와 같은 타이밍에서 입력하는 샘플링펄스를 입력하여 상기 샘플링펄스의 스위칭 작용으로 상기 저주파필터에서 출력하는 수평동기신호를 샘플링하여 출력하는 샘플 앤드 홀드회로와, 상기 샘플 앤드 홀드회로의 출력과 상기 버퍼회로에서 출력하는 합성 비디오 신호와를 비교하여 상기 합성 비디오 심호에 실려있는 디지탈 정보신호를 비교 검출하는 비교기와 상기 비교기의 출력에 따라 소정레벨로 상기 디지탈 정보신호를 출력하는 드라이브 회로로 구성된 문자다중 방송의 디지탈 정보신호 분리회로에 있어서, 상기 버퍼회로가 트랜지스터(Q₁)(Q₂)로 구성된 차동증폭기로 트랜지스터(Q₃)에 의해 출력신호가 상기 트랜지스터(Q₂)의 베이스로 궤환된 고주파 버퍼회로(10)로 구성되며 상기 비교기가 상기 샘플 앤드 홀드회로(14)의 출력신호와 상기 고주파 버퍼회로(10)의 출력신호인 합성 비지오 신호를 비교하여 상기 합성 비디오 신호중의 디지탈 정보를 분리 출력함과 동시에 소정의 직류레벨에 상기 디지탈 정보신호를 실려 출력하는 제1비교기(16)와, 상기 제1비교기에서 출력하는 직류레벨에서 드라이브회로(20)를 온시키며 디지탈 정보신호에서는 드라이브회로(20)를 오프시킬 수 있도록 차동의 트랜지스터(Q₃₅)(Q₃₆)로 구성되고 상기 트랜지스터(Q₃₅)(Q₃₆)의 에미터에는 제너다이오우드(ZD₁)와 저항(R₁₆) 및 제너다이오우드(ZD₂)와 저항(R₁₇)을 접속하여 트랜지스터(Q₃₇)(Q₃₈)(Q₃₉)로 구성된 정전류회로가 접속된 제2비교회로(18)로 구성됨을 특징으로 하는 회로.

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