KR890002324B1

KR890002324B1 - 프로그램 가능 메모리 보호회로

Info

Publication number: KR890002324B1
Application number: KR1019860007997A
Authority: KR
Inventors: 김종표
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1986-09-24
Filing date: 1986-09-24
Publication date: 1989-06-30
Also published as: KR880004377A

Abstract

내용 없음.

Description

프로그램 가능 메모리 보호회로

제 1 도는 본 발명에 따른 시스템 블럭도.

제 2 도는 본 발명에 따른 일실시예의 구체회로도.

제3a도는 주 메모리의 메모리 맵.

제3b도는 스테이틱 램의 메모리 맵.

* 도면의 주요부분에 대한 부호의 설명

10 : 중앙처리장치 20 : 주메모리

30 : 램 제어회로 40 : 인에이블 제어회로

50 : 제어레지스터 60 : 래치회로

70 : 제어회로 80 : 리드라이트 제어회로

90 : 스테이틱 램 100 : 어드레스디코우더

본 발명은 메모리내에 스토아된 데이터를 보호하는 회로에 관한 것으로써, 특히 주 메모리내에 기억된 데이터를 사용자가 보호메모리 블럭으로 프로그램화 하여 메모리보호를 할수 있는 회로에 관한 것이다. 호스트 컴퓨터 또는 마이크로프로세서와 서브 컴퓨터 또는 마이크로프로세서들을 갖고 있는 시스템에서는 호스트 컴퓨터 또는 마이크로프로세서와 연계된 메인 메모리들을 가지고 있으며 이 메인메모리에는 서브컴퓨터 또는 마이 크로프로세서가 고장이 나게되면 이 부분에 대응하는 메인 메모리내의 프로그램을 사용할 수 없게되지만 이후 고장이 치유될때까지 이 프로그램을 보호할 필요가 있게된다.

한편 상기와 같은 호스트 시스템을 갖는 장치에서 뿐만아니라 사용자의 필요에 따라 메인 메모리내에 기억된 데이터를 보호해야할 필요성이 있을때도 있다. 이와같이 시스템 운영 또는 응용등에 필요한 메모리 보호로서 종래에는 일정한 메모리 블럭을 수동으로 스위치 조작에 의해 수행하거나 상하위 레지스터의 제공에 의한 방법으로 컴퓨터를 이용하는 각종 시스템등에 사용되어 왔다. 그러나 이와같은 방식들은 보호 메모리 블럭 크기의 세분화에 따른 스위치 조작의 한계성과 레지스터 증가에 따른 비능률을 수반하게되는 문제점이 있게 된다. 즉 서브시스템이 고장이 날때마다 사람이 인위적으로 스위치를 조작하여 메모리 보호를 행하는 것은 불편할뿐더러 항상 감시해야 하는 스위치 조작의 한계성을 갖게된다. 따라서 본 발명은 시스템에 대한 기능 수행 능력과 신뢰성을 향상시키는 메모리 보호회로를 제공함에 있다. 이하 본 발명을 도면을 참조하여 상세히 설명한다.

제 1 도는 본 발명에 따른 메모리 보호회로의 전체 시스템 블럭도이다. 도면중 중앙처리장치(10)는 제어신호 출력단자로 메모리 제어신호를 메모리제어버스 MCB로 출력하며 어드레스 출력단자 ADD로 부터 데이터를 어드레스할 수 있는 어드레스신호를 어드레스버스 ADB로 출력하고 데이터 입출력 단자 D로 데이터의 전송(송/수신)을 하며 상기 데이터를 데이터버스 DAB상에 실으며 어드레스버스 ADB상에 유효한 어드레스가 존재하고 있을때 로우 상태의 신호를 출력하는 어드레스 스트로우브 단자

를 가지며 또한 상기 데이터 버스 DAB상의 데이터의 전송방향이 리드싸이클이나 라이트사이클이냐에 따라 상반된 논리신호를 출력하는 리드/라이트 단자 R/W 및 데이터의 전송이 완료해 있는 것을 나타내는 신호를 입력하는 데이터 전송 애크놀리지단자

를 갖고 있는 것으로써 통상의 마이크로 프로세서이다. 또한 램 제어회로(30)는 상기 중앙처리장치(10)로 부터 출력하는 어드레스를 어드레스버스 ADB로부터 입력하여 주 메모리(20)의 어드레스를 멀티플랙싱하여 멀티플랙스된 어드레스를 어드레스라인 MAD로 출력하며 동시에 상기 중앙처리장치(10)로 부터 출력하는 메모리 제어 신호를 메모리 제어버스 MCB로 부터 입력하여 주메모리(20)에 필요한 제어신호를 메모리 제어신호라인 MCS로 출력을 한다.

예를 들어 주 메모리(20)가 디 램일경우 상기 메모리 제어신호 라인 MCS로부터 상기 주메모리(20)에 입력하는 신호는 행어드레스 스트로우브신호

, 열 어드레스 스트로우브신호

및 칩실렉트 신호등의 제어신호들이 될수 있음은 이 분야의 통상의 지식을 가진자가 용이하게 알수 있는 사항임을 유의해야 한다. 또한 오아게이트(120)에서 출력하는 신호는 상기 램 제어회로(30)를 인에이블 또는 디스에이블 시키는 신호로서 칩 인에이블단자

로 입력을 한다. 따라서 상기 오아게이트(120)에서 출력하는 신호가 "로우"상태일때는 상기 램 제어회로(30)는 인에이블되고 "하이"상태일때는 디스에이블된다. 또한 상기 램 제어회로(30)의 또 다른 출력라인(35)은 상기 칩 인에이블단자

로 입력하는 논리상태와 같은 논리상태의 신호를 출력하는 라인이다. 또한 상기 램 제어회로(30)는 중앙처리장치(10)와 주메모리(20)가 사용되는 시스템에서 상기 양장치를 인터페이스 시키는 통상의 장치임을 유의하여야 한다.

어드레스 디코우더(100)는 상기 중앙처리장치(10)에서 출력하는 어드레스의 일부를 입력하여 상기 중앙처리장치(10)로 부터 어드레스가출력할때 소정의 논리상태를 출력하는 디코우더로써 상기 디코우더(100)의 출력단자(Q)에서 출력하는 논리상태와 중앙처리장치(10)의 어드레스 스트로우브단자 어드레스 스토우브단자

에서 출력하는 논리상태를 오아게이트(110)로 입력하여 상기 중앙처리장치(10)로 부터 어드레스가 출력할대 "로우"상태의논리출력을 라인(115)로 출력을 한다. 따라서 라인(115)으로 출력하는 신호는 램인에이블 신호

가 되며 이 신호는 스테이틱램(90)의 칩 인에이블단자 CE와 오아게이트(120)와 리드라이트 제어회로(80)와 인에이블 제어회로(40) 및 트라이 스테이트버퍼(150)로 입력하여 상기 회로들을 인에이블 시키는 신호로 사용이 된다. 따라서 상기 어드레스 디코우더(100)와 오아게이트(110)로 구성된 부분은 램인에이블 신호

발생수단이 된다.

주메모리(20)은 반도체 메모리 장치로써 디램 또는 스테이틱 램이 사용될 수 있다. 주 메모리(20)는 사용자가 필요로하는 블럭으로 구분되어 주메모리(20)에 기억된 메모리 영역 즉 블럭을 보호할 수 있게 후술하는 본 발명에 따라 작동을 할 수 있게된다. 또한 상기 주메모리(20)의 소정 메모리 영역에는 본 발명에 따른 장치가 메모리 보호동작을 할 경우와 메모리보호 동작을 하기 위한 프로그래밍 동작을 할 경우에 대응하는 데이터를 기억하고 있다. 스테이틱램(90)은 상기 주메모리(20)를 소정 블럭들로 나눈 경우 상기 주메모리(20)의 각 블럭이 보호되어야할 메모리 영역인가 아닌가의 데이터를 기억하게 된다. 이때 스테이틱 램(90)의 어드레스 입력단자(AD)에는 상기 주 메모리(20)의 블럭에 대응하는 어드레스가 입력하게 되며 이 어드레스에 따른 입력 데이터는 중앙처리장치(10)에서 출력하는 보호되어야 할 메모리 영역인가 아닌가의 데이터가 된다.

인에이블 제어회로(40)는 사용자가 메모리 보호동작을 하기위한 프로그래밍 동작을 할 경우 또는 주메모리 보호 동작을 할 경우 이에 대응하는 주메모리(20)의 어드레스에 대응하는 중앙처리장치(10)로 부터 출력하는 어드레스를 입력함과 동시에 램인에이블 신호

및 리드라이드 제어신호 RWC를 입력하여 인에이블 신호를 출력라인(45)로 출력하여 제어 레지스터(50)를 인에이블 시킨다.

또한 상기 인에이블 신호가 출력할 경우에는 출력라인(135)의 논리상태로 인버터(130) 및 오아게이트(120)로 구성되는 램 제어회로(30) 인에이블 신호 발생수단을 소정의 논리상태로 동작시켜 램 제어회로(30)를 디스에이블시켜 중앙처리장치(10)가 주메모리(20)의 제어동작을 하지 못하게 한다. 또한 상기 출력라인(135)의 신호는 앤드게이트(140) 및 트라이스 테이트버퍼(150)로 구성되는 데이터 전송 애크 놀리지 신호 발생수단에 입력하여 중앙처리장치(10)에 데이터 전송의 완료를 알리게 된다. 제어레지스터(50)는 전술한 인에이블 제어회로(40)로 부터 출력하는 출력라인(45)상의 인에이블신호를 입력하여 데이터 입력단자(D)로 부터 입력하는 메모리 보호 프로그래밍의 경우인가 메모리 보호동작의 경우인가에 대응하는 데이터를 입력하여 기억하고 출력단자 Q₀와 Q₁로 상기의 각 경우에 대응하는 논리상태를 출력한다. 또한 클리어단자 CR로는 리세트신호를 입력하여 파워온 리세트시 전술한 램 제어회로 인에이블 신호 발생수단(130)(120)을 인에이블시켜 주메모리(20)를 정상동작하게 한다. 래치회로(60)는 상기 제어레지스터(50)의 출력단자 Q₁로 부터 출력하는 신호를 입력하여 메모리 보호 프로그래밍을 할 경우 상기 출력단자 Q₁에서 출력하는 신호에 의해 상기 래치회로(60)를 프리세트시켜 출력단자 Q의 출력은 "하이"상태 (

의 출력은 로우상태)가 되므로써 제어회로(70)의 출력은 상기 래치회로(60)의 출력단자 Q의 출력신호인 "하이"상태가 라인(75)로 출력하여 오아게이트(120)의 출력은 "하이"상태가 되고 램 제어회로(30)는 디스인에이블되어 주메모리(20)의 동작을 차단시키고 리드라이트 제어회로(80)의 출력은 "로우"상태가 됨으로써 스테이틱램(90)은 라이트동작을 하게되고 이 스테이틱램(90)에 메모리 블럭 보호 프로그램밍을 하게 된다.

그 이외의 메모리 보호 동작의 경우와 보호해야할 메모리 블럭을 정상 메모리로 동작을 시켜야 할 경우에는 상기 래치회로(60)의 출력단자 Q는 "로우"상태(Q"하이"상태)가 됨으로써 메모리 보호동작의 경우 리드라이트 제어회로(80)의 출력에 의해 스테이틱램(90)은 리드 동작으로 되고 스테이틱 램(90)의 출력단자 D₀로 부터 출력하는 데이터에 의해 제어회로(70)의 출력라인(75)은 보호메모리 블럭의 경우 "하이"상태로 램 제어회로(30)를 디스에이블시키고 보호메모리 블럭이 아닐경우 "로우"상태로 램 제어회로(30)를 인에이블시키며 정상메모리 동작을 시킬 경우에는 제어레지스터(50)의 출력단자 Q₀의 출력신호에 의해 제어회로(70)의 출력은 래치회로(60)의 출력단자 Q의 신호와 같은 논리신호를 출력하여 오아게이트(120)의 출력은 "로우"상태로 되고 램 제어회로(30)는 인에이블 되므로써 주메모리(20)는 정상동작을 하게 된다.

제 2 도는 본 발명에 따른 메모리 보호회로의 블럭도인 제 1 도의 회로도중 중앙처리장치(10)와 어드레스 디코우더(100) 및 오아게이트(10)와 주메모리(20)를 제외한 본 발명에 따른 구체회로도의 실시예를 보인 도면으로서 제 1 도의 인에이블 제어회로(40)는 낸드게이트(41)(42)와 오아게이트(43) 및 디코우더(44)로 구성된 부분에 대응하고, 래치회로(60)는 인버터(62)와 D형 플립플롭(61)로 구성된 부분에 대응하며, 리드라이트 제어회로(80)는 오아게이트(81)에 대응하고, 제어회로(70)는 트라이스 테이트버퍼(71)(74)(76), 앤드 게이트(72), 오아게이트(77) 및 인버터(73)로 구성된 부분에 대응한다. 그 이외의 나머지 첨부번호 및 기호는 제 1 도의 첨부 번호 및 기호와 동일하게 표시하였다. 한편 R₁-R₄는 풀업저항이며, V^CC는 전원전압이다.

제 2 도의 실시예는 제 1 도의 주메모리(20)의 기억용략을 2메가 바이트라 가정하고 16K 바이트씩 128블럭으로 나누고 메모리블럭별로 보호를 하는 경우를 보인 도면이다. 한편 제3(a)도는 2메가 바이트의 주메모리(20)를 16K바이트씩 블럭화한 경우의 중앙처리장치(10)로 부터 출력하는 어드레스 A₂₀-A₁을 16진수로 표시하여 128개의 블럭 (BL₁-BL₁₂₈)과 어드레스의 관계를 보인 도면이다. 도면중 빗금친부분(200)은 어드레스 FFFFO-FFFFE에 대응하는 메모리 영역으로서 제어 데이터 즉 제어레지스터의 데이터 입력단자 D로 입력하는 데이터로 기억시킨 메모리 영역이다. 또한 제 3(b)도는 중앙처리장치(10)로 부터 출력하는 어드레스 A₂₀-A₁₃을 16진수로 나타낸 스테이틱 램의 메모리 맵을 나타낸 도면이다. 따라서 제 3(b)도의 어드레스 A₂₀-A₁₃는 제 3(a)도와 관련하여 각 블럭의 어드레스를 나타내고 있음을 용이하게 알 수 있을 것이다. 이하 제 2 도의 실시예의 작동관계를 제 3(a) 도 및 제 3(b)도를 참조하여 상세히 설명한다.

본 발명에 따른 메모리 보호회로는 주메모리(20)의 정상동작의 경우(보호되어야 할 정상 메모리 블럭이 없는 경우)와 사용자가 주메모리(20)의 소정블럭을 보호해야할 경우 프로그래밍을 하는 경우 및 상기 프로그래밍된 보호해야할 주메모리의 블럭을 보호하는 보호 메모리 동작의 3가지 경우의 동작을 할수 있게 된다. 또한 제 3(a)도의 빗금친 부분(200) 즉 주메모리(20)의 최후의 몇개의 어드레스를 제어데이터 영역으로 사용하고 정상동작의 경우로 FFFFC의 어드레스에 대응하는 메모리영역에 "LL"(여기서 L은 로우상태)가 메모리 보호 프로그래밍 동작의 경우로 FFFFD의 어드레스에 대응하는 영역에 "LH"(여기서 H는 하이상태)가 또한 보호메모리 동작의 경우 어드레스 FFFFE에 "LH"가 기억되어 있다고 가정한다.

지금 전원을 온시키면 도시하지 않은 공지의 파워 온 리세트 회로에서 출력하는 리세트 신호 RESET에 의해 제어레지스터(50)은 클리어되어 출력단자 Q₀와 Q₁은 모두 "로우"상태가 된다. 따라서 상기 출력단자 Q₁의 출력신호인 "로우"상태가 인버터(62)에 의해 "하이"상태로 되고 이 신호는 D형 플립플롭(61)의 프,리세트 입력단자 PR로 입력하여 상기 플립플롭(61)을 프리세트하지 못하게 된다. 따라서 입력단자(D)가 "로우"상태로 고정되어 있으므로 (접지되어있음) 출력단자 Q로는 "로우"상태(

는 "하이"상태)가 래치된다. 따라서 제어레지스터(50)의 출력단자 Q₀의 출력이 "로우"상태이므로 앤드게이트(72)의 출력은 스테이틱램(70)의 데이터 출력단자 D₀의상태에 관계없이 항상 "로우"상태로 되므로 트라이스 테이트버퍼(71)의 출력은 상기 D형 플립플롭(61)의 출력단자 Q의 출력신호인 "로우"상태가 되어 라인(75)는 "로우"상태로 래치된다.

지금 주메모리(20)의 메모리블럭을 모두 정상동작시켜 메모리 보호를 행할 필요가 없을 경우에는 메모리 블럭 BL₁-BL₁₂₈의 데이터를 액세스할때의 중앙처리장치(10)의 출력 어드레스 A₂₀-A₅중 적어도하나 이상은 "로우"상태가 되므로 낸드게이트(41) 또는 (42)중 적어도 1개의 출력은 "하이"상태가 되고 오아게이트(43)의 출력은 "하이"상태가 되며 인버터(130)의 출력은 "로우"상태가 되며 램인에이블 신호

"로우"상태가 되므로 오아게이트(120)의 출력은 "로우"상태가 되고 램 제어회로(30)는 인에이블 되므로써 중앙처리장치(10)에서 주메모리(20)의 모든 블럭의 데이터를 액세스할 수 있어 정상 동작상태로 되고 중앙처리장치(10)의 제어에 의해 주메모리(20)의 어드레스 FFFFC를 액세스하면 낸드게이트(41)(42)의 출력은 모 모두 "로우"상태로 되고 오아게이트(43)의 출력은 "로우"상태가 되므로 이 신호는 디코우더(44)의 인에이블입력단자

와 함께 출력을 "로우"상태로 함으로써 라인(45)는 "로우"상태가 되고 제어레지스터(50)는 인에이블됨과 동시에 상기 주메모리(20)의 어드레스 FFFFC에 기억된 데이터 "LL"가 데이터 입력단자(D)로 입력하여 출력단자 Q₀="L", Q₁="L"로 함으로써 전술한 경우와 마찬가지의 동작으로 주메모리(20)의 정상동작이 계속 되게된다.

지금 사용자가 주메모리(20)의 메모리 블럭 BL₂를 보호해야할 경우를 생각한다. 이때에는 중앙처리장치(10)의 제어에 의해 주메모리(20)의 어드레스 FFFFD로 점프를 하여 상기 어드레스에 기억된 데이터 "LH"를 액세스하여 제어레지스터(50)의 데이터 입력단자(D)로 입력을 시킴과 동시에 어드레스 A₂₀-A₅는 모두"하이"상태이므로 잔술한 바와같이 라인(45)는"로우"상태가 되므로써 상기 제어레지스터(50)는 인에이블되고 상기 데이터"LH"를 입력시키고 출력단자 Q₀="L",Q₁"H"의 출력상태를 유지시킨다. 따라서 Q₀"L"에 의해 앤드게이트(72)의 출력은 항상 "로우"상태가 되고 트라이스 테이트버퍼(71)은 인에이블 된다.

한편 Q₁-"H"는 인버어터(62)에 의해 "로우"상태로 되어 D형 플립플롭(61)을 프리세트시켜 출력단자 Q="H"Q"L"의 출력상태로 래치시킨다. 따라서 출력단자 Q="H"의 논리상태는 라인(75)에 나타나게되고 오아게이트(120)의 출력은 항상 "하이"상태가 되므로써 램 제어회로(30)는 디스에이블되어 주메모리(20)와 중앙처리장치(10)와를 차단시키게 된다. 또한 상기 출력단자 Q"L"와 중앙처리장치(10)에서 출력하는 리드라이트 제어신호 RWC="L"에 의해 오아게이트(81)의 출력은 "로우"상태로 되고 스테이틱램(90)은 라이트 상태로 동작하게 된다. 그 후 중앙처리장치(10)에서 출력하는 어드레스 A₁₀-A₁₃즉 주메모리(20)의 메모리블럭 지정 어드레스의 입력에 따라 데이터 버스를 통해 입력하는 데이터를 데이터 입력단자 D₁로 입력하게 된다.

상기 데이터는 메모리보호의 경우는 "L"을 비 보호의 경우는 "H"의 데이터를 입력시킨다. 따라서 2번째 블럭 BL₂를 보호해야할 경우는 제 3(b)도에 나타낸 바와같이 주메모리(20)의 2번째 블럭을 나타내는 어드레스 01(16진수임)에 "L"을 기억시키고 나머지 블럭은 모두 "H"를 기억시켜 메모리 보호프로그래밍을 종료하게 된다. 그후 메모리 보호동작을 할 경우에는 중앙처리장치(10)의 제어에 의해 주메모리(20)의 어드레스 FFFFE로 점프하여 이 어드레스에 기억된 데이터 "HL"를 액세스하여 데이터버스상에 호출하고 전술한 바와같이 인에이블 제어회로(40)의 동작에 의해 라인(45)을 "로우"상태로 함으로써 제어레지스터(50)를 인에이블시켜 상기 데이터 "HL"를 입력하고 출력단자 Q_Z-"H",Q₁="L"로 출력한다. 또한 라인(135)은 "로우"상태로 되므로 앤드게이트(140)의 출력은 "로우"상태로 되고 램인에이블 신호

이 "로우"상태로 될때마다 트라이 스테이트버퍼(150)의 출력은 "로우"상태로 되어 데이터 전송 애크놀리지 신호

를 중앙처리장치(10)로 입력시켜 데이터의 전송종료를 알리게 된다.

상기 출력단자 Q₁="L"에 의해 전술한 바와같이 D형 플립플롭(61)의 출력단자는 Q="L",

로 되고 오아게이트(81)"하이"상태가 되게함으로써 스테이틱램(90)을 리드상태로 하며 트라이스테이트버퍼(74)는 디스에이블시키고 중앙처리장치의 리드라이트제어신호 RWC와 램인에이블신호

에 의해 오아게이트(77)의 출력을 "로우"상태로 하여 트라이스테이트 버퍼(76)을 인에이블 시킨다. 따라서 중앙처리장치로 부터 출력하는 어드레스 A₂₀-A₁₃이 00 즉 주메모리(20)의 블럭 BL₁을 지정하는 어드레스가 입력할때에는 제 3(b)도의 도시한 바와 같이 "H"의 데이터가 출력단자 D₀로 출력하여 인버터(73)의 출력은 "로우"상태가 되고 앤드 게이트(72)의 출력은 "로우"상태가 되므로써 트라이스테이트버퍼(71)는 인에이블되고 D형 플립플롭 출력단자의 Q="L"가 라인(75)에 나타나고 오아게이트(120)의 나머지 입력도 모두 "로우"상태가 되므로써 상기 오아게이트(120)의 출력은 "로우"상태가 되고 램 제어회로(30)는 인에이블되어 주메모리(20)의 블럭 BL₁의 데이터를 액세스할 수 있게 된다. 그러나 스테이틱 램으로 입력하는 어드레스가 "1"일 때는 데이터 출력단자 D₀로 "L"가 출력하고 인버터(73)의 출력은 "하이"상태가 되고 전술한 제어레지스터 Q₀의 출력도한 "하이"상태가 되므로 앤드게이트(72)의 출력은 "하이"상태가 되고 트라이스테이트버퍼(71)는 디스에이블된다.

따라서 라인(75)은 풀업저항 R₄를 통해 전원전압 V_DD즉 "하이"상태로 되고 오아게이트(120)의 출력은 주메모리(20)의 블럭 BL₂의 기억데이터를 액세스할 수 없게한다. 이후 스테이틱램의 어드레스 02-FE의 경우도 전술한 어드레스 00의 경우와 마찬가지의 동작을 하여 주메모리의 (20) 블럭 BL₃-BL₁₂₈의 데이터를 액세스할 수 있게된다.

한편 전술한 메모리 보호동작을 할 경우에는 오아게이트(120)의 출력인 "하이"상태에 의해 라인(35)의 출력상태 또는 "하이"상태가 되며 D형 플립플롭의 출력단자 Q"H"라인(135)의 출력상태 또한 "하이"상태가 되므로써 앤드 게이트(140)의 출력은 "하이"상태가 되고

신호를 "하이"상태로 하여 버스에러를 방지하고 보호메로리(블럭 BL₂)내에 저장된 데이터를 보호할 수 있게된다.

전술한 바와같이 본 발명은 스테이틱 램을 이용하여 주메모리의 보호메모리 블럭을 편리하고 효과적인 메모리 보호방법에 의해 시스템에 대한 높은 실행 능력과 신뢰성을 제공할 수 있는 효과를 줄수 있고 소프트웨어의 복잡성을 피해 하드웨어적으로 실행할 수 있는 이점을 갖게된다.

Claims

중앙처리장치(10)와 주메모리(20)와 상기 중앙처리장치(10)와 주메모리(20)를 인터페이스하는 램 제어회로(30)를 구비하여 상기 주메모리(20)의 메모리 보호를 하는 회로에 있어서, 상기 주메모리(20)의 제어데이터를 기억하고 있는 영역의 어드레스의 소정부분을 입력할시 인에이블신호를 출력함과 동시에 상기 램 제어회로(30)를 디스에이블시키는 신호를 출력하는 인에이블 제어회로(40)와, 상기 인에이블신호로 상기 제어데이터를 입력하고 정상 메모리동작 또는 메모리 보호동작 또는 메모리 보호프로그래밍 동작에 따른 상기 제어데이터를 각각 기억하여 출력하는 제어레지스터(50)와, 상기 제어레지스터(50)의 출력중 어느 하나의 출력신호를 입력하여 상기 정상메모리동작 또는 메모리 보호동작 또는 메모리 보호프로그래밍 동작중 어느 하나의 동작에 대해 프리세트시켜 나머지 두 동작과 상반된 논리출력을 래치하여 출력하는 래치회로(60)와, 메모리 보호프로그래밍 동작시만 상기 래치회로(60)의 출력과 상기 중앙처리장치에서 출력하는 리드라이트 제어신호(RWC)를 입력하여 라이트신호를 발생하여 출력하는 리드라이트 제어회로(80)와, 메모리 보호프로그래밍 동작시 상기 라이트신호와 주메모리(20)의 블럭 지정어드레스를 어드레스로 입력하여 이 어드레스의 메모리 영역에 메모리보호시와 비보호시를 구별하는 논리데이터를 중앙처리장치(10)의 제어에 따라 데이터 입력단자(Di)로 입력하고 메모리 보호동작시 상기 어드레스의 지정에 따른 메모리영역의 데이터를 출력단자(D₀)로 출력하는 스테이틱 램(90)과, 정상 동작시 제어레지스터(50)의 출력으로 스테이틱 램(90)의 출력신호에 관계없이 인에이블시켜 래치회로(60)와 출력신호로 램 제어회로(30)를 인에이블시키는 신호로 출력하며 메모리 보호 프로그래밍 동작시에는 상기 제어레지스터(50) 및 래치회로(60)의 출력신호로 램 제어회로(30)를 디스에이블시키는 신호를 출력하며 메모리 보호동작시에는 상기 스테이틱 램(90)에서 출력하는 데이터로 램 제어회로(30)를 인에이블 또는 디스에이블 시키는 신호를 출력하는 제어회로(70)와, 상기 제어회로(70)의 출력과 상기 인에이블 제어회로(40)의 출력 및 램인에이블신호
로 입력하여 정상동작 및 메모리 비보호동작시에 램 제어회로(30)를 인에이블시키고 메모리 보호프로그래밍 또는 메모리 보호동작시에 램 제어회로(30)를 디스에이블시키는 신호를 발생하는 램제어신호 발생수단(120)(130)과, 상기 중앙처리장치(10)에서 출력하는 소정의 어드레스신호와 어드레스 스트로우브 신호를 입력하여 램인에이블신호
를 발생하는 램인에이블신호 발생수단(110)(110)과, 상기 램인에이블신호
의 제어에 의해 상기 램제어회로(30)의 출력과 인에이블 제어회로(30)의 출력 및 래치회로의 출력을 입력하여 데이터 전송종료를 알리는 데이터 애크놀리지신호 발생수단(140)(150)을 구비함을 특징으로 하는 회로.