KR890001548Y1 - Video memory circuit - Google Patents

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Abstract

내용 없음.No content.

Description

비데오 메모리 회로Video memory circuit

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 동기분리회로 2 : 클럭발생회로1: Sync separation circuit 2: Clock generation circuit

3 : 동기발생회로 4 : 영상분리회로3: synchronization generating circuit 4: image separation circuit

5 : 영상혼합회로 6 : 아나로그 디지탈 변환기5: Video Mixing Circuit 6: Analog Digital Converter

7 : 디지탈 아나로그 변환기 8 : 메모리7: digital analogue converter 8: memory

A : 입력단자 B : 출력단자A: Input terminal B: Output terminal

IC1∼ IC4: 집적소자 R1-R13: 저항IC 1 to IC 4 : Integrated element R 1 -R 13 : Resistance

C1-C8: 콘덴서 Q1-Q3: 트랜지스터C 1 -C 8 : Capacitor Q 1 -Q 3 : Transistor

I1-I4: 인버터 NO : 노아게이트I 1 -I 4 : Inverter NO: Noah Gate

DL1-DL6: 지연소자 CO : 수정발진자DL 1 -DL 6 : delay element CO: crystal oscillator

본 고안은 입력된 복합 영상 신호로 부터 순수한 영상 신호와 복합동기 신호 및 색동기 신호를 분리 전송하고 순수한 영상 신호만을 디지탈 프로세싱(DIGITAL PROCESSING)하므로써 메모리의 동량도 절감하며 색 재현에 정확도를 기할수 있게한 비데오 메모리 회로에 관한 것이다The present invention separates and transmits pure video signal, complex synchronous signal and color sync signal from input composite video signal, and digital processing only pure video signal to reduce the amount of memory and ensure accuracy in color reproduction. A video memory circuit

종래에는 순수한 영상 신호 성분과 복합 동기 신호 및 색동기 신호들의 조합으로 구성된 복합 영상 신호를 메모리 시키고자 할때 싱크 레벨(SYNC LEVEL)로부터 백 레벨(WHITE LEVEL)까지를 모두 아나로그 디지탈 변환하는 경우 아나로그 디지탈 변환기의 변환 용량이 필요 이상 높아야 되고 그에 따라 메모리의 용량도 비례적으로 증가하게 된다.Conventionally, when analog video conversion is performed from the sync level (SYNC LEVEL) to the back level (WHITE LEVEL) when a composite video signal composed of a combination of pure video signal components, a complex sync signal, and a color sync signal is memorized. The conversion capacity of the log digital converter needs to be higher than necessary and the memory capacity increases proportionally.

그리고 색동기 신호의 아나로그 디지탈 변환에 있어서는 그 변환 오차가 일정하고 신호에 따라 색동기 신호의 진폭은 약간 차이가 있으므로 그 상대 오차의 크기가 변화하여 이를 다시 디지탈 아나로그 변환시킬 경우 위상이 달라지게 되어 정화간 색의 재현이 어렵게 되는 단점이 있었다.In the analog digital conversion of the color synchronization signal, the conversion error is constant and the amplitude of the color synchronization signal varies slightly depending on the signal. Therefore, the magnitude of the relative error changes so that the phase is changed when the digital analog conversion is performed again. There was a disadvantage in that it is difficult to reproduce the color between the purification.

본 고안은 이와같은 점을 감안하여 입력된 복합 영상 신호로 부터 순수한 영상신호와 복합동기 신호 및 색동기 신호를 각각 분리 전송하고 영상 신호만을 디지탈 프로 세싱하므로써 동일한 변환 정수를 가진 아나로그 디지탈 변환기 및 디지탈 아나로그 변환기로써 고해 상도의 효과를 얻을 수 있으며 메모리의 용량도 절감시켜주며 색의 재현에 정확을 기할 수 있는 것이다.In view of the above, the present invention separates and transmits the pure video signal, the composite sync signal, and the color sync signal from the input composite video signal, and digitally processes only the video signal, thereby allowing analog digital converters and digital converters having the same conversion constant. Analog converters can achieve high resolution effects, reduce memory capacity and ensure accurate color reproduction.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

입력단자(A)에 저항(R6)(R7)과 콘덴서(C3)(C4)를 거쳐 플라이백 펄스가저항 (R13)과 콘덴서(C6)(C7)를 거쳐 인가된 동기 분리 집적소자(IC1)에 연결되게 구성하고 동기분리 집적소자(IC1)에서 저항(R8)과 제너다이오드(ZD1)를 거친 수평 동기 신호를 동기 발생 집접소자(IC3)의 리셋트 단자(4)에 인가함과 동시에 콘덴서(C1)(C2)를 거쳐 전원(Vcc)이 바이어스 저항(R1-R5)으로 인가된 트랜지스터(Q1)(Q2)를 통하여 수직동기 신호가 동기 발생 집적소자(IC3)의 리셋트 단자(5)에 인가되게 동기 분리 회로(1)를 구성한다.The flyback pulse is applied to the input terminal (A) via a resistor (R 6 ) (R 7 ) and a capacitor (C 3 ) (C 4 ) via a resistor (R 13 ) and a capacitor (C 6 ) (C 7 ). a sync separation integrated device (IC 1) to be configured, and sync separation connections integrated in the device (IC 1) resistance (R 8) and a zener diode (ZD 1) a coarse synchronization generating a horizontal synchronizing signal jipjeop element (IC 3) in Lee The power supply Vcc is applied vertically through the transistors Q 1 and Q 2 applied to the bias resistors R 1 to R 5 through the capacitor C 1 and C 2 at the same time as the set terminal 4. The sync separation circuit 1 is configured such that a sync signal is applied to the reset terminal 5 of the sync generating integrated circuit IC 3 .

그리고 전원(Vcc)이 인가된 수정 발진자(CD)의 출력을 콘덴서(C8)(C9)와 바이어스 저항(R6-R12)이 연결된 트랜지스터(Q3)를 거쳐 인버터(I1)(I2)를 통한 후 클럭 발생 집접소자(IC2)에 인가시킴과 동시에 메모리(8)에 인가되게 클럭 발생회로(2)를 구성한다.And via a power supply (Vcc) capacitor the output of crystal oscillator (CD) is applied to the (C 8) (C 9) and a bias resistor (R 6 -R 12) is connected to the transistor (Q 3) inverter (I 1) ( The clock generation circuit 2 is configured to be applied to the clock generation contact element IC 2 through I 2 ) and to be applied to the memory 8 at the same time.

그리고 복합 동기 신호가 인버터(I3)를 거쳐 노아게이트(NO)의 타측단자에 인가됨과 동시에 영상 분리 집적소자(IC5)에 인가되게 구성하고 색동기 신호가 인버터 (I4)를 거쳐 노아게이트(NO)의 출력이 영상 분리 집적소자(IC4)와 지연소자(DL4)를 거쳐 영상 혼합 직접소자(IC5)에 인가되게 영상 분리 회로(3)를 구성한다.The composite synchronization signal is applied to the other terminal of the NOA gate NO through the inverter I 3 and simultaneously applied to the image separation integrated device IC 5 , and the color synchronizing signal is passed through the inverter I 4 to the NOA gate ( The image separation circuit 3 is configured such that the output of NO is applied to the image mixing direct element IC 5 via the image separation integrated element IC 4 and the delay element DL 4 .

그리고 영상 분리 집적소자(IC4)에서 복합 동기 신호와 색동기 신호를 출력시켜 영상 혼합 집적소자(IC5)에 인가시킴과 동시에 순수한 영상신호를 아나로그 디지탈 변환기(6)에 인가되게 구성하며 메모리(8)에 입력 시킨후 디지탈 아나로그 변환기(7)를 거쳐 영상 혼합 집적소자(IC5)에서 복합 영상 신호가 되어 출력단자(B)로 출력되게 구성한다.The image isolation integrated device IC 4 outputs a composite synchronization signal and a color synchronization signal to the image mixed integrated device IC 5 , and simultaneously applies a pure video signal to the analog digital converter 6. After input to (8), it is configured to be a composite video signal from the image mixed integrated device IC 5 via the digital analog converter 7 to be output to the output terminal B.

이와같이 구성된 본 고안은 입력단자(A)로 입력되는 복합영상 신호는 지연소자 (DL1)로써 영상분 리 집적소자(IC4)에 인가되고 저항(R6)(R7)과 콘덴서(C3)(C4)를 통하여 저항(R15)과 콘덴서(C6)(C7)를 통해 플라이백 펄스가 인가되는 동기 분리 집적소자(IC1)에 인가시킨다.According to the present invention configured as described above, the composite image signal input to the input terminal A is applied to the image isolation integrated device IC 4 as the delay device DL 1 , and the resistors R 6 (R 7 ) and the capacitor C 3 are applied to the image separation integrated device IC 4 . (C 4 ) is applied to the synchronous separation integrated device (IC 1 ) to which the flyback pulse is applied through the resistor (R 15 ) and the capacitor (C 6 ) (C 7 ).

그리고 저항(R6)과 제너다이오드(ZD1)를 통한 수평 동기 신호는 동기 발생 집적소자(IC2)의 리셋트 단자(4)에 인가되고 수직 동기 신호는 전원(Vcc)이 인가되는 바이어스 저항(R1-R5)이 연결된 트랜지스터(Q1)(Q2)의 도통에 의하여 동기 발생 집적소자(IC3)의 리셋트 단자(5)에 인가된다.In addition, the horizontal synchronization signal through the resistor R 6 and the zener diode ZD 1 is applied to the reset terminal 4 of the synchronization generating integrated circuit IC 2 , and the vertical synchronization signal is a bias resistor to which a power supply Vcc is applied. (R 1 -R 5 ) is applied to the reset terminal 5 of the synchronization generating integrated device IC 3 by the conduction of the transistors Q 1 (Q 2 ) connected thereto.

그리고 전원(Vcc)이 콘덴서(C8)(C9)를 통하여 바이어스 저항(R9-R12)으로 연결된 트랜지스터(Q3)가 도통하게 되면 수정 발진자(CO)의 발진 출력이 인버터(I1)(I2)를 거치면서 안정하게 되어 메모리(8)에 인가시킴과 동시에 클럭 발생 집적소자 (IC2)에 인가되어 동기 발생 집적소자(IC3)의 클럭(CLIC) 단자에 클럭을 인가시킨다.And power (Vcc) is a capacitor (C 8) (C 9) via a bias resistor (R 9 -R 12) connected to the transistor (Q 3), the oscillation output of the crystal oscillator when the conductive (CO) of the inverter (I 1 (I 2 ) is stabilized and applied to the memory (8) and at the same time applied to the clock generation integrated device (IC 2 ) to apply a clock to the clock (CLIC) terminal of the synchronization generating integrated device (IC 3 ). .

그리고 동기 발생 집적 소자(IC3)에서의 복합동기신호가 인버터(I3)를 거쳐 반전되어 노아게이트(NO)의 타측 단자와 영상분리 집적소자(IC4)및 지연소자(DL)를 거쳐 영상 혼합 집적소자(IC5)에 연결되며 색동기 신호는 인버터(I4)로 반전시킨후 노아케이트(NO)의 일측단자와 영상 분리 집적소자(IC4)및 지연소자(DL3)를 거쳐 영상 혼합 집적소자(IC5)에 인가되고 노아게이트(NO)의 출력은 영상 분리 집적소자 (IC4)에 인가시킴과 동시에 지연소자(DL4)를 통하여 영상 혼합 집적소자(IC5)에 인가시킨다.In addition, the composite synchronization signal of the synchronization generating integrated device IC 3 is inverted through the inverter I 3 , and the image is passed through the other terminal of the NOA gate NO, the image separation integrated device IC 4 , and the delay device DL. connected to the mixing integrated device (IC 5), and the color synchronizing signal is via the one terminal and the image separation integrated device (IC 4) and delay elements (DL 3) of quinoa Kate (NO) after inversion by an inverter (I 4) video It is applied to the mixed integrated device IC 5 and the output of the NOA gate NO is applied to the image separated integrated device IC 4 and simultaneously to the image mixed integrated device IC 5 through the delay device DL 4 . .

따라서 영상 분리 집적소자(IC4)에서 순수한 영상 신호와 복합동기 신호 및 색동기 신호를 각각 분리해 내게되며 이때 동일한 복합 영상 신호와 동기 발생 집적소자 (IC3)에서 콘트롤 입력이 인가되므로 동기 기간 및 색동기 게이트 기간에는 각각 복합동기 신호 및 색동기 신호가 출력되고 그 외의 기간에는 순수한 영상 신호가 출력되게 된다.Therefore, the pure image signal, the composite synchronous signal, and the color synchronous signal are separated from the image isolation integrated device IC 4 , and the control input is applied from the same composite image signal and the synchronization generating integrated device IC 3 . In the color synchronizing gate period, the composite synchronizing signal and the color synchronizing signal are output, respectively, and in other periods, the pure image signal is output.

그리고 영상 분리 집적소자(IC4)의 출력된 복합동기 신호및 색동기 신호는 각각 지연소자(DL5)(DL6)를 거쳐 영상 혼합 집적소자(IC5)에 인가시키고 순수 영상 신호만을 아나로그 디지탈 변환기(6)에서 변환시켜 메모리(8)에 입력시킨후 입력된 신호를 다시 복합 영상신호로 재생코자 할때에는 메모리(8)에 입력된 디지탈 신호를 디지탈 아나로그 변환기(7)를 거쳐 영상 혼합 집적소자(IC5)에 인가하고 콘트롤 입력으로써 동기 발생 집적소자(IC3)에서 출력되는 복합 동기 신호와 색동기 신호를 입력시키면 순수 영상 신호와 복합동기 신호 및 색동기 신호가 더해진 복합 영상 신호가 저항(R14)을 거쳐 출력단자(B)로 출력되게 된다.The output of the composite synchronization signal and the color synchronization signal of the image isolation integrated device IC 4 are respectively applied to the image mixed integrated device IC 5 via the delay elements DL 5 and DL 6 , and only pure image signals are recorded. When converting the digital signal from the digital converter 6 into the memory 8 and playing the input signal back into the composite video signal, the digital signal input from the memory 8 is mixed through the digital analog converter 7. When applied to the integrated device IC 5 and inputs the composite synchronization signal and the color synchronizing signal output from the synchronization generating integrated device IC 3 as a control input, the composite image signal to which the pure image signal, the composite synchronization signal and the color synchronization signal are added is obtained. The output is output to the output terminal B through the resistor R 14 .

이상에서와같이 본 고안은 복합 영상 신호로 부터 순수한 영상 신호와 복합 동기 신호 및 색동기 신호를 각각 분리 전송하고 순수한 영상 신호만을 메모리(8)에 입력시킨후 다시 합성하는것으로 순수한 영상 신호만을 디지탈 프로세싱(DIGITAL PROCESSING)하므로 메모리(8)의 용량도 절감하여 주며 색의 재현에 정확성을 기할수 있는 효과가 있는 것이다.As described above, the present invention separates and transmits the pure video signal, the composite sync signal, and the color synchronizing signal from the composite video signal, inputs only the pure video signal into the memory 8, and then synthesizes only the pure video signal. (DIGITAL PROCESSING), which reduces the capacity of the memory (8) and has the effect of ensuring accuracy in color reproduction.

Claims (1)

복합 영상 신호가 저항(R1-R8), 콘덴서(C1-C7), 트랜지스터(Q1)(Q2) 및 동기 분리 집적소자(IC1)로 구성된 동기 분리 회로(1)에서 저항(R9-R12), 인버터(I1)(I2), 트랜지스터 (Q3)및 수정 발진자(CO)와 클럭 발생 집적소자(IC2)로 구성된 클럭 발생회로(2)가 연결된 동기 발생회로(3)에 인가되게 구성하고 동기 발생 집적소자(IC3)와 인버터(I3)(I4)및 노아게이트(NO)로 구성된 동기 발생회로(3)에서 영상 분리 회로(4)에 연결 구성하여 아나로그 디지탈 변환기(6)와 메모리(8) 및 디지탈 아나로그 변환기(7)를 통하여 영상 분리 회로(5)의 영상 혼합 집적소자(IC5)에서 출력되게 구성한 비데오 메모리 회로.The composite video signal is a resistor in a synchronous separation circuit (1) consisting of a resistor (R 1 -R 8 ), a capacitor (C 1 -C 7 ), a transistor (Q 1 ) (Q 2 ) and a synchronous isolation integrated device (IC 1 ). Synchronous generation with (R 9 -R 12 ), inverter (I 1 ) (I 2 ), transistor (Q 3 ), and clock generation circuit (2) consisting of crystal oscillator (CO) and clock generation integrated device (IC 2 ) It is configured to be applied to the circuit (3) and is connected to the image separation circuit (4) in the synchronization generating circuit (3) consisting of a synchronization generating integrated device (IC 3 ), an inverter (I 3 ) (I 4 ) and a noah gate (NO). And a video memory circuit configured to be output from an image mixed integrated device (IC 5 ) of an image separation circuit (5) through an analog digital converter (6), a memory (8), and a digital analog converter (7).
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