본 발명은 디지탈 데이터 전송장치의 수신부 중에서 프레임 동기 검출 발생방법 및 프레임 동기 검출회로에 관한 것이다. 디지탈 전송장치의 수신부는 직렬로 라인 코딩되어 들어온 신호로부터 디지탈 데이터를 뽑아내고, 클럭동기 및 프레임 동기를 잡아 슬롯별로 재분배한다. 그리고 송신부에서 데이터를 보낼때는 프레임 단위로 보내는데, 프레임은 여러 타임슬롯으로 나뉘어 있어 송수신자는 그중 하나를 자기들 타임슬롯으로 지정, 그 타임슬롯으로 송수신을 하게된다. 이때 한 프레임내의 각 타임슬롯을 구분하는 기준이 프레임 동기패턴이다.The present invention relates to a frame synchronization detection generation method and a frame synchronization detection circuit in a receiving unit of a digital data transmission device. The receiving unit of the digital transmitter extracts the digital data from the serially line-coded signal, redistributes the slots by clock synchronization and frame synchronization. When the transmitter sends data, it transmits data in units of frames. The frames are divided into several time slots, and the transceiver designates one of them as the time slot and transmits and receives the data in the time slot. In this case, the reference for distinguishing each time slot in one frame is a frame synchronization pattern.
송신측에서 한 프레임이 시작될때나 끝날때 프레임 동기패턴을 삽입시켜 주는데, 수신측에서는 상기 동기 패턴을 매 프레임마다 검사하여 프레임 동기를 잡게된다. 그런데 실제에 있어서는 직렬로 들어오는 디지탈 데이터가 매우 랜덤(Random)하기 때문에 타임슬롯에 넣은 데이터들 중 동기 패턴과 같은 데이터가 자주 나타날 수가 있다.When the transmission side starts or ends one frame, a frame synchronization pattern is inserted. On the receiving side, the synchronization pattern is checked every frame and frame synchronization is performed. However, in reality, since digital data coming in serial is very random, data such as a sync pattern may appear frequently among the data put in the timeslot.
또한, 클럭동기 유실등에 의해 프레임 동기를 잃을 수가 있다. 따라서 동기패턴이 나타나면 그것이 진짜 프레임 동기 패턴인지 계속 검사할 필요가 있고, 프레임 동기를 잃었나를 계속 검사를 해야한다. 또한, 프레임 동기 패턴에 가끔식 전송에러가 생길수 있기 때문에 프레임 동기가 잡힌후엔 동기패턴이 나타날 자리에 안나타나도 우선 기존 동작상태를 유지시키고 다음에 나타나기를 기다려 계속해서 안 나올때 비로소 새로이 동기 검색을 시작하도록 해야한다.In addition, frame synchronization may be lost due to loss of clock synchronization. Therefore, when the sync pattern appears, it is necessary to keep checking whether it is a real frame sync pattern and to check whether the frame sync is lost. Also, because frame sync pattern can sometimes cause transmission error, even if frame sync is not shown in the place where sync pattern appears, first maintain the existing operation state and wait for the next time to start a new sync search until it is not displayed. do.
이렇게 동기 패턴을 계속 검사하여 프레임 동기를 유지시키기 위한 프레임 동기 검출회로이다.This is a frame synchronization detecting circuit for continuously checking the synchronization pattern to maintain frame synchronization.
또한, 상기 프레임 동기 검출회로는 수신부의 앞단에서 송신부로부터 라인 코오딩되어 들어온 신호를 디지탈 데이터와 클럭동기를 뽑아내어 상기 디지탈 데이터와 기존 클럭이 안정되게 공급됨을 전제로 한다.In addition, the frame synchronization detecting circuit extracts digital data and clock synchronization from a line-coded signal from the transmitter at the front end of the receiver, and stably supplies the digital data and the existing clock.
따라서 본 발명의 목적은 프레임 동기를 잡기위해 동기 검색과 동기 검색 중지와 정상동작과 동기검색 대기상태의 4단계에서 정확히 프레임 동기를 잡는 프레임 동기 검출방법 및 이 방법을 수행하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a frame synchronization detecting method for accurately synchronizing a frame in four stages of synchronization search, synchronization search stop, normal operation, and synchronization search standby state to obtain frame synchronization, and a circuit for performing the method.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 수신데이터를 동기 패턴과 비교하여 불일치할때는 상기 수신데이터가 동기패턴과 일치할때까지 동기 검색상태를 유지하며, 상기 수신데이터가 동기 패턴과 일치하게 되면 동기가 잡힌 상태로 판단하여 동기 검색 중지상태로 가며 상기 동기 검색 중지상태에서 1프레임 경과후 계속하여 수신데이터와 상기 패턴을 비교하고 일치하면 정상동작상태로 가며 불일치하면 다시 동기 검색상태로 가서 다시 동기검색을 하며, 상기 정상동작 상태에서 1프레임 경과후 계속하여 수신데이터와 동기 패턴이 일치하면 정상 동작상태를 유지하고, 불일치하면 상기 검색 대기상태로 가서 검색준비를 하게 하며 상기 검색 대기 상태에서 수신 데이터와 동기 패턴이 일치하면 정상 동작상태로 가고 불일치하면 최초의 동기검색상태로 가서 다시 동기검색을 하는 방법을 특징으로 하며, 상기와 같은 본 발명의 방법을 수행하기 위해 수신데이터와 동기패턴을 매 비트마다 비교하는 동기패턴 비교회로와, 상기 동기 패턴 비교회로의 비교논리 출력과 상태변환 클럭에 따라 상기의 상태를 출력하는 상태 변환부와, 상기 상태변환부에서 출력하는 상태 신호와 상기 동기 패턴 비교회로의 출력신호와 1프레임이 비트를 모두 카운트하여 발생한 캐리신호와 기준클럭을 입력하여 상태 변환 클럭과 카운터의 클리어 신호를 발생하는 클럭제어부와, 상기 클리어 신호 입력후 기준 클럭을 카운터하며 1프레임 비트를 모두 카운트하면 캐리를 발생하는 카운터로 구성됨을 특징으로 한다.In order to achieve the object of the present invention as described above, the present invention compares the received data with the synchronous pattern, and in case of inconsistency, the synchronous search state is maintained until the received data matches the synchronous pattern, and the received data matches the synchronous pattern. If it is determined that the synchronization is stopped, the device goes to the synchronous search stop state. After 1 frame has elapsed from the synchronous search stop state, the received data and the pattern are continuously compared. In the normal operation state, after the first frame has elapsed, the synchronous search is continued. If the received data and the synchronization pattern match, the normal operation state is maintained. If the received data and sync pattern match, go to normal operation. A synchronization pattern comparison circuit for comparing received data with a synchronization pattern every bit to perform the method of the present invention as described above, and the synchronization pattern comparison circuit. A state conversion unit for outputting the state according to the comparison logic output and the state conversion clock of the state, a state signal output from the state conversion unit, an output signal of the synchronous pattern comparison circuit, and a carry generated by counting bits in one frame A clock control unit for inputting a signal and a reference clock to generate a state conversion clock and a clear signal of the counter, and a counter for counting the reference clock after inputting the clear signal and generating a carry when the frame is counted. .
이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 프레임 동기 검출회로로서, 수신데이타단(RXD)과 클럭단(CLK)이 직병렬 변환기(10)에 연결되고, 상기 직병렬 변환기(10)의 출력단인 라인(40)으로 상기 직병렬 변환기(10)의 병렬 수신 데이타단(RXD')과 같은 출력을 발생하여 소정의 동기데이타를 발생하는 동기 패턴 발생회로(12)의 출력단인 라인(42)의 출력과 같이 동기 패턴 비교기(14)에 입력시켜 상기 병렬 수신데이타단 (RXD')의 동기 패턴과 비교되도록 연결된 부분이 동기 패턴 비교회로(1)이고, 상기 동기 패턴 비교회로(1)의 동기패턴 비교기(14)의 출력단인 MAT(44),가 앤드게이트 (16,18)와 제2래치회로(22)의 J,K단에 각각 연결되고 상기 제2래치회로(22)의 출력단(QB,)이 상기 앤드게이트(16,18)의 또 다른 압력단에 각각 연결되며, 상기 앤드게이트(16,18)의 또 다른 입력단에 각각 출력단을 제1`래치회로(20)의 J,K단에 각각 연결되고, 상기 제1,2래치회로(20,22)의 출력단(QA,QB)에서 상태 변환신호를 얻어내도록 연결된 부분이 상태변환부(2)이며, 상기 상태변환부 (2)의 제1,2래치회로 (20,22)의 출력단(QA,QB)를 오아게이트(24)의 입력단에 연결하고 오아게이트(28)의 출력단(상태 변환클럭 : CLKF)을 상기 제 1,2래치회로 (20,22)의 클럭단에 연결하며 캐리신호(와 오아게이트(24)의 출력단을 앤드게이트(26)의 입력단에 연결하고 상기 앤드게이트(26)의 출력과 기준클럭(을 상기 앤드게이트(28)의 입력단에 연결하며, 상기 동기 패턴 비교기(14)의 MAT와 오아게이트(24)의 출력과 캐리신호(를 앤드게이트(32)에 입력되도록 구성된 부분이 클럭 제어부(3)이고, 상기 클럭제어부(3)의 앤드게이트(32)에서 발생하는 클리어신호()을 받아 기준클럭(CLK)을 카운트하여 캐리신호(발생시 상기 클럭제어부(3)의 앤드게이트 (26, 32)에 입력되도록 하는 카운터(4)로 구성된다.1 is a frame synchronization detecting circuit according to the present invention, in which a reception data stage RXD and a clock stage CLK are connected to a serial-to-parallel converter 10, and a line 40 which is an output terminal of the serial-to-parallel converter 10. A synchronization pattern such as an output of line 42 which is an output terminal of the synchronization pattern generation circuit 12 that generates an output such as the parallel reception data terminal RXD 'of the serial-to-parallel converter 10 to generate a predetermined synchronization data. The part input to the comparator 14 and connected to be compared with the sync pattern of the parallel receiving data stage RXD 'is a sync pattern comparator 1, and the sync pattern comparator 14 of the sync pattern comparator 1 MAT (44) which is an output terminal, Is connected to the J and K terminals of the AND gates 16 and 18 and the second latch circuit 22, respectively, and the output terminals QB and ) Is connected to the other pressure stages of the end gates 16 and 18, respectively, and the output end is connected to the J and K ends of the first `latch circuit 20, respectively. The state conversion unit 2 is connected to each of the output terminals QA and QB of the first and second latch circuits 20 and 22 so as to obtain a state conversion signal. The output terminals QA and QB of the first and second latch circuits 20 and 22 are connected to the input terminals of the oragate 24, and the output terminal (state conversion clock: CLKF) of the oragate 28 is connected to the first and second latch circuits. And a carry signal (20, 22) And the output terminal of the or gate 24 to the input terminal of the AND gate 26, and the output of the AND gate 26 and the reference clock ( Is connected to the input terminal of the AND gate 28, the output of the MAT of the sync pattern comparator 14 and the oragate 24 and the carry signal ( Is a part configured to be input to the AND gate 32 is the clock control unit 3, and the clear signal generated at the AND gate 32 of the clock control unit 3 ( ), The reference clock (CLK) is counted and the carry signal ( It consists of a counter 4 which is input to the AND gates 26 and 32 of the clock control section 3 when it occurs.
본 발명의 실시예의 기능 및 동작설명을 하는데 있어 편의상 제1도의 각 입출력단 RXD, RXD', CLK, MAT,,,, CLKF는 신호명으로 동일시한다.For convenience and explanation of the function and operation of the embodiment of the present invention, each input / output terminal RXD, RXD ', CLK, MAT, , , , CLKF is identified by the signal name.
예를들어 RXD는 수신데이타, RXD'는 병렬 수신데이타, CLK는 기준클럭, CLKF는 상태 변환클럭,는 캐리신호,는 클리어 신호처럼 지칭한다. 수신데이타단에 직렬로 입력하는 수신데이타(RXD)는 기준클럭(CLK)에 의해 상기 직렬 수신데이터(RXD)를 병렬 수신데이타(RXD')로 직병렬변환기(10)에 의해 변환한후 소정의 동기어를 기억하고 있는 동기 패턴발생회로(12)의 동기패턴과 비교하기 위해 상기 직병렬 변환기(10)에 연결된 라인(40)과 동기패턴 발생회로(12)와 연결된 라인(4 2)를 통해 상기 변환기(10)와 동기패턴 비교기(14)로 입력된다. 상기 동기패턴 비교기(14)는 상기 병렬 수신데이타(RXD')와 동기 패턴을 비교하여 상기 병렬 수신데 이타(RXD')와 동기 패턴이 일치하면 상기 동기패턴 비교기(14)의 출력인는 “0”상태(MAT=“1”)로 라인(46)을 통해 출력된다. 또한 불일치할때는=“1”(MAT=“0”)로 출력되어 상태 변환부(2)에 입력된다.For example, RXD is the receive data, RXD 'is the parallel receive data, CLK is the reference clock, CLKF is the state transition clock, Is a carry signal, Is referred to as a clear signal. The reception data RXD inputted serially to the reception data stage is converted into the parallel reception data RXD 'by the serial-parallel converter 10 by a reference clock CLK, and then a predetermined number is received. The line 40 connected to the serial-parallel converter 10 and the line 4 2 connected to the sync pattern generating circuit 12 are compared with the sync pattern of the sync pattern generating circuit 12 storing the sync word. The converter 10 and the sync pattern comparator 14 are input. The sync pattern comparator 14 compares the parallel receive data RXD 'with the sync pattern, and if the parallel receive data RXD' is matched with the sync pattern, the sync pattern comparator 14 is an output of the sync pattern comparator 14. Is output via line 46 in a " 0 " state (MAT = " 1 "). Also, when there is a mismatch = &Quot; 1 " (MAT = " 0 ") is inputted to the state converting section 2. " (1) "
상태 변환부(2)는 상태 변환 클럭(CLKF)이 발생할때마다 입력신호인 상기 동기패턴 비교기(14)의와 상태 변환부(2)의 출력인 현재의 상태를 나타내는 제1래치회로(22)의 출력신호인 QA와 QB에 따라 상태가 변한다.The state converting unit 2 of the sync pattern comparator 14, which is an input signal, whenever the state converting clock CLKF occurs. And the state changes in accordance with QA and QB, which are output signals of the first latch circuit 22 indicating the current state, which is the output of the state conversion unit 2.
제2도는 상기 상태 변환부(2)의 동작을 나타내는 상태변환도를 나타낸 것으로, S1은 동기검색 상태를, S2는 검색 중지상태를, S3는 정상동작상태를, S4는 검색 대기상태를 나타낸 것이다. 지금 동기 검색상태(S1)에서=“1”이면 프레임 동기가 잡히지 않는 상태이므로 계속 동기 검색상태(S1)에 머물면=“0”(프레임 동기가 잡힐때)일때까지 기다린다. 일단=“0”이 나오면 그것을 실제의 동기 패턴으로 간주하여 검색중지상태(S2)로 간다. 상기 검색중지상태(S2)에서=“1”이면 상기 동기 검색상태(S1)에서 나타난 동기 패턴이 잘못 간주되었다고 하여 다시 동기 검색상태(S1)로 가서 동기 검색상태(S1)동작을 시작한다. 만약 검색중지상태(S2)에서=“0”이면 정상동작상태(S3)로 가서 완전히 동기 잡힌 상태로 간주된다. 상기 정상동작상태(S3)에서는=“0”이면 계속하여 정상동작상태 (S3)에 머물러 있고,=“1”이면 전송에러 또는 동기 유실상태로 일단 의심하여 검색대기상태 (S4)로 가서 검색준비를 하게한다.2 is a state transition diagram showing the operation of the state conversion unit 2, where S1 is a synchronous search state, S2 is a stop search state, S3 is a normal operation state, and S4 is a search wait state. . In synchronous search state (S1) If = 1, the frame is not synchronized, so if it stays in the sync search state (S1), Wait until = "0" (when frame sync is established). First When " 0 " appears, it is regarded as the actual sync pattern and goes to the search stop state (S2). In the search stop state (S2) If " 1 ", it is assumed that the synchronous pattern shown in the synchronous search state S1 is regarded as erroneous and goes back to the synchronous search state S1 to start the synchronous search state S1 operation. If the search is stopped (S2) If it is "0", it goes to the normal operation state (S3) and is considered as fully synchronized. In the normal operation state (S3) If it is "0", it stays in the normal operation state (S3). If it is "1", it is suspected that there is a transmission error or loss of synchronization and goes to the search standby state (S4) to prepare for the search.
상기 검색대기상태(S4)에서는=“0”이면 정상동작상태(S3)에서 순간적인 전송 에러에 의해 동기 패턴이 안나온 것으로 보고 다시 정상동작상태(S3)로 돌아가나 만일 또=“1”이 나오면 동기 검색상태(S1)로 가서 처음부터 다시 시작하게 한다.In the search standby state (S4) = "0", it is regarded that the synchronization pattern is not appeared by the momentary transmission error in the normal operation state (S3) and returns to the normal operation state (S3) again. = "1", go to the synchronous search state (S1) to start from the beginning again.
한편, 제1도의 클럭제어부(3)는 상기 상태변환부(2)의 제1래치회로(20)와 제2래치회로(22)의 변환시기를 제어하는 상태 변환클럭(CLKF)와 후술하는 카운터 (4)를 제어하는 클리어신호()를 발생한다.On the other hand, the clock control section 3 of FIG. 1 is a state conversion clock CLKF for controlling the conversion timing of the first latch circuit 20 and the second latch circuit 22 of the state conversion section 2 and a counter to be described later. (4) clear signal ( Will occur).
상기 클럭제어부(3)에서 출력하는 상태변환클럭(CLKF)은 동기 검색상태(S1)에서는 후술하는 카운터 (4)의 출력단(50)에서 발생하는 캐리신호()에 관계없이 기준 클럭(CLK)의 인버어트된 신호()가 상태변환클럭(CLKF)이 되게한다. 따라서 동기 검색상태(S1)에서는 매 비트마다 프레임 동기 패턴을 검색하게 한다. 만일, 동기 검색상태(S1)에서 벗어난 경우에는 후술하는 카운터(4)를 통해 1프레임의 주기마다 한번씩 나오는 캐리신호()=“0” 즉 매 프레임마다 동기 패턴을 검색할 수 있게 상태변환클럭 (CLKF)이 출력된다.The state conversion clock CLKF output from the clock control unit 3 is a carry signal generated at the output terminal 50 of the counter 4 described later in the synchronous search state S1. The inverted signal of the reference clock (CLK) ) Becomes the state transition clock (CLKF). Therefore, in the sync search state S1, the frame sync pattern is searched every bit. If the synchronous search state (S1) is out of the carry signal (1) once every cycle of one frame through the counter 4 described later ( ) = “0”, that is, a state transition clock (CLKF) is outputted so that a sync pattern can be searched every frame.
한편, 클리어신호()은 동기 검색상태(S1)에서는 캐리신호(에 관계없이 NAT=“0” 즉 첫 프레임동기 패턴이 들어올때 후술하는 카운터(4)를 초기화시키는 클리어신호()=“0”을 카운터(4)에 공급한다.On the other hand, the clear signal ( Is the carry signal (S1) in the synchronous search state S1. Regardless of NAT = “0”, that is, when the first frame sync pattern is entered, a clear signal for initializing the counter 4 to be described later ( ) = "0" is supplied to the counter (4).
동기 검색상태(S1)이외의 상태에서는 N비트(1프레임주기)마다 한번씩 나오는 캐리신호()=“0”일때 상기 카운터(4)를 초기화한다. 한편, 카운터(4)는 도시하지 않는 수신장치의 클럭 동기부에서 공급되는 기준 클럭신호(CLK)와 상기 클럭제어부(3)에서 출력하는 클리어신호()을 입력하여 프레임동기 신호를 라인(48)으로 출력하여 도시하지 않은 수신측에서 자기 타임슬롯의 데이터를 읽어가는데 기준이 되게하고, 클럭제어부(3)에는 캐리신호()를 출력하여 입력시키는데 1프레임의 비트수를 N비트라 가정하면 N비트를 카운트할때마다 “0”의 출력을 내는 신호이다. 따라서 이 캐리신호()는 동기 검색상태(S1)가 아닌 상태에서는 N1비트마다 한번씩 출력한다.In a state other than the synchronous search state S1, a carry signal (once every N bits (one frame period)) When) = "0", the counter 4 is initialized. On the other hand, the counter 4 is the reference clock signal CLK supplied from the clock synchronizer of the receiver (not shown) and the clear signal outputted from the clock controller 3. ) To output the frame synchronization signal to the line 48 so that the receiving side (not shown) serves as a reference for reading the data of the self timeslot, and the clock control unit 3 carries a carry signal ( ) Is a signal that outputs “0” every time N bits are counted if the number of bits of one frame is N bits. So this carry signal ( ) Is output once every N1 bits in the non-synchronous search state S1.
따라서 카운터(4)는 동기검색상태(S1)에서는=“0”일때마다 초기화되고 동기검색상태(S1)를 벗어나면 캐리신호()=“0”일때만 초기화되도록 클리어신호 ()가 입력된다.Therefore, the counter 4 is in the synchronous search state S1. Whenever it is "0", it is initialized and when it goes out of synchronous search state (S1), the carry signal ( Clear signal to be initialized only when ) Is entered.
제3(a)도는 동기검색상태(S1)에서 정상동작상태(S3)로 변환하는 과정을 보인 제1도의 각 부분의 동작 파형도이며, 제3(b)도는 정상동작상태(S3)에서 동기 유실후 재동기 과정을 보인 제1도의 각 부분의 동작 파형도이다.FIG. 3 (a) is an operation waveform diagram of each part of FIG. 1 showing a process of converting from the synchronization search state S1 to the normal operation state S3, and FIG. 3 (b) is a synchronization operation in the normal operation state S3. Figure 1 shows the operation waveforms of each part of FIG. 1 showing the resynchronization process after loss.
이하 제1도 및 제3(a)도와 제3(b)도를 이용하여 본 발명의 구체적인 동작을 상세히 설명한다. 처음 회로를 동작시키면 제1도의 상태변환부(2)는 동기 검색상태 (S1)에 있게 되는데, 이때 제1래치회로(20)과 제2래치회로(22)의 출력단자(QA)와 (QB)는 QA=“0”, QB=“0”에 있게된다.Hereinafter, the specific operation of the present invention will be described in detail with reference to FIGS. 1, 3 (a) and 3 (b). When the circuit is operated for the first time, the state switching unit 2 of FIG. 1 is in the synchronous search state S1, where the output terminals QA and QB of the first latch circuit 20 and the second latch circuit 22 are located. ) Is at QA = “0” and QB = “0”.
우연히 다른 상태에 있었다 하더라도 하기에서 설명하는 바와같이 처음부터 동기가 맞는 상태가 아니면 동기패턴 비교기(14)에서 출력하는신호는=“1”, MAT=“0”가 되므로 R-S플립플롭 또는 J-K플립플롭이 되는 제1래치 회로(20)와 제2래치회로(22)의 출력단자(QA)와 (QB)는 모두“0”의 신호가 출력되면서 동기 검색상태(S1)가 된다. 따라서 상태 변환부(2)의 출력신호인 QA=“0”, QB=“0”의 동기 검색상태(S1)신호는 클럭제어부(3)의 오아게이트(24)에 입력하고, 그 출력은 “0”가 되며 따라서 앤드게이트(26)의 출력은 캐리신호()에 관계없이“0”가 된다. 따라서 오아게이트(28) 의 출력신호인 상태 변환클럭(CLKF)는 기준클럭(CLK)의 인버어트된 신호인()가 되게하며, 이 신호는 상태 변환부(2)의 제1래치회로(20)와 제2래치회로(22)의 클럭으로 입력하여 상기 상태변환클럭 (CLKF)의 업 에지 즉, 매 비트마다 동기 패턴이 검색되게 되며, 한편 앤드게이트(32)에는 상기 오아게이트(24)의 출력인“0”가 입력하므로 그 출력은 “0”상태로 되고 클리어신고()=“0”가 된다. 따라서 카운터(4)는 클리어되며 카운트를 하지 않게된다. 따라서 제3(a)도에 나타낸 바와같이 동기 검색상태인 시간 T1부분과 같은 파형이된다.Even if it was in a different state by chance, as described below, if it is not synchronized from the beginning, the synchronization pattern comparator 14 outputs the The signal is The output terminals QA and QB of the first latch circuit 20 and the second latch circuit 22, which are RS flip-flops or JK flip-flops, are equal to " 1 " and MAT = " 0 " Signal is outputted, and the synchronous search state S1 is reached. Therefore, the synchronous search state (S1) signal of QA = "0" and QB = "0", which are output signals of the state conversion section 2, is input to the oragate 24 of the clock control section 3, and the output thereof is " 0 ”, and the output of the AND gate 26 is a carry signal ( It becomes "0" regardless of). Therefore, the state conversion clock CLKF, which is an output signal of the oragate 28, is an inverted signal of the reference clock CLK ( This signal is input to the clocks of the first latch circuit 20 and the second latch circuit 22 of the state converter 2 so that the up edge of the state change clock CLKF, i.e., every bit The synchronous pattern is searched, and since the input of “0”, which is the output of the oragate 24, is input to the AND gate 32, the output becomes “0” and a clear report ( ) = "0". Thus, the counter 4 is cleared and does not count. Therefore, as shown in Fig. 3A, the waveform is the same as the time T1 portion in the synchronous search state.
한편 병렬 수신데이터(RXD')는 랜덤한 데이터이므로 제3(a)도의 A부분과 같이 우연히 동기패턴과 같은 데이터가 병렬 수신데이터(RXD')의 N-S번째 비트에 들어올 가능성이 있다. 이때 동기패턴 비교기(14)는=“0”(MAT=“1”)을 출력한다. 이때 상태변환클럭(CLKF)이 업 에지에서 MAT신호를 리치시켜 제2래치회로(22)의 출력단자 QB는 “1”이 출력하며 제1래치회로(20)는 전상태 즉 동기검색상태 (S1)에서 래치된 출력인 QA=“0”가 출력한다. 따라서 이때(QA=“0”, QB=“0”)에는 검색 중지상태(S2)가 되는데 클럭제어부(3)의 오아게이트(24)의 출력은 “1”이 되며, 캐리신호()=“1”에 의해 앤드게이트(26)의 출력 또한 “1”이 되므로 상태변환클럭(CLKF)는 “1”상태가 되고, 상기 제1래치회로(20) 및 제2래치회로 (22)의 출력 QA와 QB는 상기의 QA=“0”, QB=“1”을 유지한다. 따라서 앤드게이트 (32)의 출력인 클리어신호()는 “0”에서 “1”로 변하고 카운터 (4)는 입력클럭인 기준클럭(CLK)를 카운트하게 된다.On the other hand, since the parallel reception data RXD 'is random data, as in part A of FIG. 3 (a), there is a possibility that data such as a synchronization pattern may accidentally enter the NS-th bit of the parallel reception data RXD'. At this time, the synchronization pattern comparator 14 = “0” (MAT = “1”) is output. At this time, the state conversion clock CLKF riches the MAT signal at the up edge so that the output terminal QB of the second latch circuit 22 is output by “1”, and the first latch circuit 20 is in the full state, that is, the synchronous search state (S1). Output is latched by QA = "0". Therefore, at this time (QA = "0", QB = "0"), the search stop state (S2), the output of the oragate 24 of the clock control unit 3 is "1", the carry signal ( The output of the AND gate 26 also becomes "1" by " 1 ", so that the state conversion clock CLKF is in the " 1 " state, and the first latch circuit 20 and the second latch circuit 22 Output QA and QB hold QA = " 0 " and QB = " 1 ". Therefore, the clear signal (the output of the AND gate 32) ) Changes from "0" to "1" and the counter (4) counts the reference clock (CLK), which is the input clock.
따라서 제1래치회로(20)와 제2래치회로(22)의 출력인 QA=“0”. QB=“1”상태에서는 상태변환클럭(CLKF)=“1”상태로 유지하고, 상기 카운터(4)가 카운트하여 N비트 카운트한후 발생하는 캐리신호()=“0”가 출력하여 앤드게이트(26)로 입력할때까지 상기 CLKF=“1”를 유지한다. 그러므로 매 비트마다 동기 패턴의 검색은 없고, N비트후 다음 프레임의 동기 패턴을 검사할때까지 상태 변환클럭(CLKF)은 “1”이 된다.Therefore, QA = "0", which is the output of the first latch circuit 20 and the second latch circuit 22. In the QB = "1" state, the carry signal generated after the state transition clock (CLKF) = "1" is kept and the counter 4 counts and N bits are counted. The above CLKF is kept at " 1 " until " 0 " is output and inputted to the AND gate 26. " 0 " Therefore, there is no search for the sync pattern every bit, and the state transition clock (CLKF) becomes "1" until the sync pattern of the next frame is checked after N bits.
따라서 제3(a)도의 시간 T2에 대응하는 검색중지상태(S2)의 파형도와 같이 된다. 그러나 제3(a)도의 A부분에서처럼 우연히 수신데이터(RXD')중에서 동기 패턴과 같은 데이터를 만나 검색중지 상태(S2)에 들어간 경우엔 대부분 다음 프레임의 동기 패턴이 나올시간(=“0”인 시간)에 동기 패턴이 나오지 않게 된다. (제3 (ㅁ)도 B부분)이때에는=“1”(MAT=“0”)이 되고, 따라서 제2래치회로(22)의 출력 QB=“0”이 되며, 제1래치회로(20)의 출력 QA=“0”이 됨으로써 상술한 동기검색상태(S1)으로 돌아가고 전술한 바와같이 상태 변환클럭(CLKF)=가 되어 매 비트마다 동기검색을 해 나간다. 또한 전술한 바와같이 클리어신호()은 “0”가 되므로 카운터(4)는 카운트를 중단한다. 따라서 제3(a)도의 시간 T3과 같은 동기 검색상태(S1)의 파형도와 같이 됨 다시 동기 패턴을 찾게된다.Therefore, it becomes like the waveform of the search stop state S2 corresponding to the time T2 of FIG. 3 (a). However, in case of accidentally encountering the same data as the sync pattern among the received data RXD 'and entering the search stop state S2 as shown in part A of FIG. = Time of "0"), no synchronization pattern appears. (Part 3 (ㅁ) is part B) = "1" (MAT = "0"), so that the output QB of the second latch circuit 22 = "0", and the output QA of the first latch circuit 20 = "0", thereby making Returning to the synchronous search state S1, and as described above, the state transition clock CLKF = And the synchronous search is performed every bit. In addition, as described above, the clear signal ( ) Becomes "0", so the counter 4 stops counting. Therefore, the waveform diagram of the synchronous search state S1 is equal to the time T3 of FIG. 3 (a). The synchronous pattern is found again.
위의 과정을 반복하여 제3(a)도의 부분 C에서와 같이 정확한 동기패턴을 만났을 경우에는 전술한 시간 T2의 경우에서와 같이 검색중지상태(QA=“0”, QB=“1”)를 유지하고, 수신데이터의 N비트 주기후 다음 프레임의 동기패턴을 검색하여 다시 프레임동기패턴이 검출되면 (=“0”시) 제3(A)도의 D부분에서=“ 0”(MAT=“1”)이 되므로 제2래치회로(22)의 래치출력(QB=“1”)과 MAT=“1”에 의해 앤드게이트(16)의 출력 또한 “1”이 되므로 QA=“1”로 출력하여 QA=“1”, QB=“1”로 되는데, 이때가 완전히 프레임 동기가 접힌상태를 나타내는 정상동작상태(S3)를 나타내며, 오아게이트(28)의 출력은 “1”이 되고 상태변환클럭 (CLKF)=“1”상태가 되며,클리어신호또한 캐리신호()=“0”시“0”가 되고 다시 카운터(4)는 기본클럭(CLK)를 운트하게 된다. 따라서 정상동작상태 (S3)로 돌아가게 된다.When the above process is repeated to meet the exact synchronization pattern as shown in part C of FIG. 3 (a), the search stop state (QA = “0”, QB = “1”) is obtained as in the case of time T2 described above. After the N-bit period of the received data, the synchronization pattern of the next frame is searched for and the frame synchronization pattern is detected again. = "0") At part D of the third diagram (A) = 0 (MAT = “1”), the latch output (QB = “1”) and MAT = “1” of the second latch circuit 22 also cause the output of the AND gate 16 to be “1”. Therefore, QA = "1" and QA = "1", QB = "1", which indicates the normal operation state (S3) indicating the complete frame synchronization is folded, the output of the oragate 28 "1" and state transition clock (CLKF) = "1", clear signal Also, carry signal ( When “=” is “0”, it becomes “0” and the counter 4 starts to reset the basic clock (CLK). Therefore, it returns to the normal operation state (S3).
상술한 바와같이 일단 정상동작상태에 들어가면 일단 프레임 동기가 집혔다고 볼 수 있는데 이때의 동작상태를 보면 수신데이터의 동기패턴이 나오는 주기 즉,=“0”이 되는 시간과 카운터(4)의 주기 즉,=“0”이 되는 시간과 일치한다. 즉, 카운터(4)가 수신데이터에 맞추어 동작됨을 의미한다. 특히 송신부에서 프레임에 각 채널의 데이터를 실어 보낼때 각 채널에 고유 타임슬롯을 부여할 때 프레임 동기 패턴을 기준으로 하여 보내왔기 때문에 카운터(4)에서 추출한 동기 패턴을 기준으로 수신데이터를 쉽게 분리해 낼 수 있다.As described above, once the normal operation state is entered, it can be seen that the frame synchronization is collected. The time that == "0" and the period of the counter 4, i.e. It corresponds to the time when = "0". That is, it means that the counter 4 is operated in accordance with the received data. In particular, when the transmitting unit loads data of each channel in a frame, when a unique time slot is assigned to each channel, it is sent based on the frame sync pattern, and thus the received data can be easily separated based on the sync pattern extracted from the counter (4). I can make it.
제3(b)도는 프레임 동기 검출회로가 정상적으로 동작하다가 동기를 유실한 후 다시 동기를 잡는 과정을 도시하였다. 제3(a)도를 통해 이미 설명한 바와같이 일단 정상동작상태(S3)가 계속되면서 계속 일정주기로 동기 패턴을 감시하는데 전송로의 고장, 전송에러, 기타장치의 고장등에 의하여 클럭동기 및 프레임 동기가 유실될 경우가 생긴다. 이 경우 2가지의 경우가 생길 수 있는데 첫째는 전송에러에 의해 정상동작(동기는 맞는 상태로 동작)이나 프레임 동기 패턴에 이상이 생겨 일시적으로=“0”이 나오지 않는 경우(제 3(b)도의 E부분)와 전송로의 고장이나 장치의 오동작에 의한 동기 유실(제 3 (b)도의 G와 H부분)의 경우로 나눌수 있다. 이때의 동작은 하기와 같다.FIG. 3 (b) illustrates a process in which the frame synchronization detecting circuit operates normally and then synchronizes again after losing synchronization. As described above with reference to FIG. 3 (a), once the normal operation state S3 continues, the synchronization pattern is continuously monitored at regular intervals. The clock synchronization and frame synchronization are prevented due to transmission line failure, transmission error, or other device failure. It may be lost. In this case, two cases can occur. First, due to a transmission error, a normal operation (synchronous operation) or a frame synchronization pattern may occur. = "0" does not appear (part E of Fig. 3 (b)) and the loss of synchronization (parts G and H of Fig. 3 (b)) due to transmission line failure or malfunction of the device. The operation at this time is as follows.
제 3 (b)도의 E부분에서는 정상동작상태에서 동기 패턴을 검색하는데 전송에러에 의해 동기 패턴에 에러가 생겨,=“0”가 나오지 않았으나 실질적으로는 정상적인 동작이 이루어지고 있는 경우이다. 지금 제3(b)도의 시간 T1에서 정상동작상태에 있다면, 제1도의 상태변환부(2)의 제1래치회로(20)와 제2래치회로(22)의 출력은 각각 QA=“1”, QB=“1”로 래치상태에 있다.In part E of FIG. 3 (b), the sync pattern is searched in the normal operation state, but an error occurs in the sync pattern due to a transmission error. = “0” is not shown, but it is actually normal operation. If it is now in the normal operating state at time T1 in FIG. 3 (b), the outputs of the first latch circuit 20 and the second latch circuit 22 of the state conversion section 2 in FIG. 1 are each QA = “1”. , QB = "1" in latch status.
제3(B)도의 전술한 부분 E에서는 캐리신호()=“0”가 되므로 앤드게이트(26)의 출력은 “0”가 되고 클럭(CLK)가 오아게이트(28)을 통해 상태 변환클럭 (CLKF)로 상기 제1래치회로(20)와 제2래치회로(22)의 클럭으로 입력한다. 이때=“1”(MAT=“0”)이므로 제2래치회로(22)의출력은 상기 상태변환클럭 (CLKF)의 업 에지에 의해 래치되어 QB=“0”로 되고, 제1래치회로(20)는 전상태에서 제2래치회로(22)의 QB=“0”이 앤드게이트(18)로 입력하여 앤드게이트(16)과 (18)의 출력은 모두 “0”가 되어 인히비트로 전상태를 유지하는 QA=“1”이 출력한다. 따라서 이때에는 검색대기상태(S4)(QA=“1”, QB=“0”)가 되는데 앤드게이트(26)의 출력이 또한 “1”상태가 되므로 상태변환클럭()=“1”이 되고, 또한 앤드게이트 (32)의 출력 또한 “0”에서 “1”로 되면서 카운터(4)는 기준클럭(CLK)을 카운트하게 된다. (제3 (b)도 시간 T2의 파형도) 따라서 그후 캐리신호()=“0”가 나올때 제3(B)도의 F부분과 같이 정상의 신호인=“0”가 들어오던 전술한 바와같이 상태변환클럭(CLKF)에 의해 제1래치회로(20) 및 제2래치회로(22)의출력신호인 QA와 QB는 각각 “1”,“1”로 되며 제3(b)도의 시간 T3에서와 같이 정상 동작상태(S3)로 된다.In the above-mentioned part E of FIG. 3 (B), the carry signal ( ) = "0", the output of the AND gate 26 becomes "0", and the clock CLK passes through the oragate 28 to the state transition clock CLKF. Input is made to the clock of the latch circuit 22. At this time Since = "1" (MAT = "0"), the output of the second latch circuit 22 is latched by the up edge of the state conversion clock CLKF, so that QB = "0", and the first latch circuit 20 In the previous state, QB = “0” of the second latch circuit 22 is inputted to the AND gate 18, and the outputs of the AND gates 16 and 18 are both “0”, and the entire state is inhibited. The QA = "1" to hold is output. Therefore, at this time, the search standby state (S4) (QA = "1", QB = "0") becomes the state of the state transition clock ( ) = "1", and the output of the AND gate 32 also goes from "0" to "1", so that the counter 4 counts the reference clock CLK. (Third (b) is a waveform diagram of time T2) When “=” is displayed, it is normal signal like F part of Fig. 3 (B). As described above, when " 0 " is entered, QA and QB, which are output signals of the first latch circuit 20 and the second latch circuit 22, are respectively “1” and “1” by the state transition clock CLKF. And normal operation state S3 as in time T3 of FIG. 3 (b).
다음으로 동기가 유실된 경우인데, 제2(b)도 G부분과 같이 클럭동기 유실이나 기타 장치의 결함에 의해 수신데이터의 동기신호와 수신클럭의 동기신호가 다를수가 있다. (제 3 (b)도 G처럼신호가 점선 친 부분시간에 나와야 하는데 한 비트 빗나가 있다) 이때는 제3(b)도 시간T2의 경우와 마찬가지로 검색 대기상태(S4)로 가고, (제 3(b)도 시간 T4)다음주기에서 다시 동기 검사를 하는데, 제3 (b)도 H부분에서 보듯이 또다시 나오지 않고 있다. 이때의 전상태는 검색대기 상태(QA=“1”, QB=“0”)이고,=“1”이므로 앤드게이트(16)와 앤드게이트(18)의 출력은 각각 “0”,“1”이 되므로 QA=“0”이 되고, QB는 전상태인 QB=“0”와 동일하게 된다. 따라서 이때는 동기검색상태(S1)로 되며, 전술한 바와같이 동기검색상태(S1)가 되고(제 3 (b)도의 시간 T5) 제 3 (b)도의 I부분에서=“0”가 되므로 제2래치회로(22)의 출력 QB=“I”로 되며, 제1래치회로(20)는 인히비트로 출력QA는 전상태인 QA=“0”으로 된다. 따라서 이때에는 검색중지상태(S2)로 되고, 제 3 (b)도의 시간 T6의 파형과 같이 된다. 이후의 동작상태는 제 3 (a)도의 설명과 동일한 동작이다.Next, in the case where synchronization is lost, the second (b) also has a synchronization signal of the received data and the synchronization signal of the reception clock may be different due to the clock synchronization loss or other device defects, like the G part. (3 (b) is like G The signal should come out at the dotted partial time but there is one bit off.) At this time, the third (b) goes to the search standby state (S4) as in the case of the time T2, and (the third (b) also the time T4) again in the next cycle. We do synchronous check, and third (b) is not coming out again as we see in part H. At this time, the previous state is the search standby state (QA = "1", QB = "0"), Since the output of the AND gate 16 and the AND gate 18 becomes "0" and "1", respectively, since Q is "1", QA is "0", and QB is the same as that of QB = "0" at all states. do. Therefore, at this time, the synchronous search state S1 is obtained, and as described above, the synchronous search state S1 is obtained (time T5 in FIG. 3 (b)) and in part I of FIG. 3 (b). = 0, so that the output QB of the second latch circuit 22 is "I", and the first latch circuit 20 is an inhibit bit, and the output QA is QA = "0" of the previous state. Therefore, at this time, the search is stopped (S2), and becomes the waveform of the time T6 of FIG. 3 (b). The subsequent operation state is the same as that of the description of Fig. 3A.
이상과 같이 본 발명에 따른 프레임동기 검출회로는 상태변환부(2)의 출력인 QA와 QB의 논리상태에 따라 QA=“0”, QB=“0”일때, 동기검색상태(S1), QA=“0”, QB=“1”일때 검색중지상태(S2), QA=“1”, QB=“1”일때 정상동작상태(S3), QA=“1”, QB=“0”일때 검색대기상태(S4)로 설정하게 논리게이트 (16)(18)(24)(26) (28)(30)(32)로 구성되는 논리회로를 구성하였지만 QA,QB의 상기 논리상태의 조합을 상기와 다른 상태가 되게 논리회로를 구성할 수도 있다.As described above, the frame synchronization detecting circuit according to the present invention has a synchronous search state (S1), QA when QA = "0" and QB = "0" according to the logic states of QA and QB, which are outputs of the state conversion unit 2. Search stop state (S2) when = "0", QB = "1", normal operation state (S3) when QA = "1", QB = "1", search when QA = "1", QB = "0" Although a logic circuit composed of logic gates 16, 18, 24, 26, 28, 30 and 32 is configured to set to the standby state S4, the combination of the logic states of QA and QB is recalled. The logic circuit may be configured to be in a state different from that of the circuit.
즉 동기검색상태에서는 N비트마다 한번씩 공급되는 캐리신호()에 관계없이 매 비트마다신호가 상태변환클럭(CLKF)가 되게하여 상태변환을 가능하게 하고, 매 비트마다 동기검색을 하며 일단 상기 동기검색을 벗어나면 캐리신호 ()=“0”일때만 신호 CLK가 상태변환클럭(CLKF)로 출력하게 하여 상태변환을 가능하게 하고 클리어신호()는 동기검색 상태에서는 캐리신호()에 관계없이=“0”에 의해서만 카운터(4)를 초기화하고 그 이외의 상태에서는 캐리신호(Carry)=“0”에 의해 클러어신호가 공급되어 카운터(4)를 초기화하게 논리회로의 변형이 가능하다.That is, in the synchronous search state, the carry signal supplied once every N bits ( Every bit, regardless of The signal becomes a state transition clock (CLKF) to enable state transitions, and a synchronous search is performed every bit. Only when = 0, signal CLK outputs to state transition clock (CLKF) to enable state transition and clear signal ( ) Is the carry signal ( Regardless of) The counter 4 can be initialized only by = "0", and in other states, the clear signal can be supplied by the carry signal Cary = "0" to modify the logic circuit to initialize the counter 4.
상술한 바와같이 본 발명은 간단한 논리회로의 구성에 의해 정확히 프레임 동기를 잡을 수 있는 이점을 갖게된다.As described above, the present invention has an advantage that frame synchronization can be accurately performed by a simple logic circuit configuration.
