KR890001098Y1 - Sound perceptive machine - Google Patents

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KR890001098Y1
KR890001098Y1 KR2019850018416U KR850018416U KR890001098Y1 KR 890001098 Y1 KR890001098 Y1 KR 890001098Y1 KR 2019850018416 U KR2019850018416 U KR 2019850018416U KR 850018416 U KR850018416 U KR 850018416U KR 890001098 Y1 KR890001098 Y1 KR 890001098Y1
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김종오
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주식회사 금성사
허신구
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    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L15/00—Speech recognition
    • G10L15/28—Constructional details of speech recognition systems

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  • Engineering & Computer Science (AREA)
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Abstract

내용 없음.No content.

Description

음성 인식기Speech recognizer

제1도는 본 고안의 음성인식기 블록도.1 is a block diagram of a voice recognizer of the present invention.

제2도는 제1도의 클럭회로 출력파형도.2 is a clock circuit output waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 호스트 시스템 2 : 클럭 및 바우드레이트회로1: Host System 2: Clock and Baud Rate Circuit

3 : USART 4 : 병렬 인터페이스3: USART 4: Parallel Interface

5 : 시스템 콘트롤러 6 : 아날로그 인터페이스5: System Controller 6: Analog Interface

7 : 연산프로세서 8 : 어드레스 디코우더7: Operation Processor 8: Address Decoder

9 : 메모리 10-12 : 인버터9: memory 10-12: inverter

13-18 : 오아게이트13-18: Oagate

본 고안은 인간의 기본적인 의사전달신호인 말을 이용하여 컴퓨터나 기타 OA머신등과의 통신을 실현하기 위한 음성인식기에 관한 것이다.The present invention relates to a speech recognizer for realizing communication with a computer or other OA machine by using a word, which is a basic human communication signal.

지금까지의 음성인식에 관한 응용은 디지탈신호 프로세서를 사용하여 스피치에서 얻은 데이타를 프로세싱하고, 인식을 위한 동적프로그래밍에 의한 매칭을 하였기 때문에 그 응용에 있어서 어려움이 많고, 수행하기가 어려웠으며, 특히 인식하는 워드수에 제한이 많아 제품에 적용하기에 제한이 따르는 결점이 있었다.Until now, the application of speech recognition has been difficult and difficult to perform, especially since it uses a digital signal processor to process data obtained from speech and match by dynamic programming for recognition. There are many limitations in the number of words that can be applied to the product.

본 고안은 이러한 문제점을 해결하기 위하여, 스피치패턴 매칭 전용프로세서와 시스템 콘트롤러를 사용하고, 메모리도 16KB를 기본으로 하여 인식워드수에 따라 64KB(512워드)까지 확장할 수 있께 창안한 것으로 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.In order to solve this problem, the present invention uses a speech pattern matching dedicated processor and system controller, and the memory can be extended to 64 KB (512 words) according to the number of recognition words based on 16 KB. Referring to the drawings in detail as follows.

제1도에 도시한 바와같이, 호스트 시스템(1)의 출력측을 USART(3)또는 병렬인터페이스(4)를 통해 시스템콘트롤러(5) 및 메모리(9), 연산프로세서(7)의 데이타단자(D0-D7)에 공통접속하고, 클럭 및 바우드레이트(2)의 분주신호 출력단자(a)및 바우드 레이트신호 출력단자(b)는 상기 시스템 콘트롤러(5)의 제어단자(X1-X2)및 US ART(3)의 제어단자(TXC, RXC)에 각기 접속하고 분주신호 출력단자(C)는 아날로그 인터페이스(6)의 속도 제어단자(SMPL)에 접속함과 아울러 인버터(10)를 통해 연산프로세서(7)의 속도제어단자(SMPL0, SMPL1)에 접속하며, 상기 시스템 콘트롤러(5)의 어드레스신호가 메모리(9)의 어드레스단자(AB0-AB10)및 어드레스 디코우더(8)의 어드레스단자(AB11-AB16)에 인가되게 접속하고, 그의 입출력/메모리 제어신호 출력단자 (IO/M)는 일측입력단자가 상기 어드레스버스에 접속된 오아게이트(13), (18)의 타측입력단자에 접속한 후 오아게이트(13)의 출력단자는 오아게이트(16), (17)의 일측입력단자에 공통접속하고, 오아게이트(18)의 출력단자는 연산프로세서(7)의 제어단자(CS)에 접속하며, 상기, 시스템 콘트롤러(5)의 기록 및 읽기제어신호 출력단자 (WR), (RD)는 오아게이트(14)(17), (15)(16)의 일측입력단자에 접속한 후 오아게이트(14), (15)의 출력단자는 메모리(9)의 기록 및 읽기제어단자(WR), (RD)에 각기 접속하고, 오아게이트(16), (17)의 출력단자는 병렬인터페이스(4)의 제어단자(ACK ), (STB)에 접속하여 구성한 것으로 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.As shown in FIG. 1, the output side of the host system 1 is connected via the USART 3 or the parallel interface 4 to the data terminal D of the system controller 5, the memory 9 and the arithmetic processor 7. 0- D 7 ), and the divided signal output terminal (a) and the baud rate signal output terminal (b) of the clock and the baud rate (2) are the control terminals (X 1 -X) of the system controller (5). 2 ) and the control terminal (TXC, RXC) of the US ART (3), respectively, and the divided signal output terminal (C) is connected to the speed control terminal (SMPL) of the analog interface 6, and the inverter 10 is connected. It connects to the speed control terminals SMPL 0 and SMPL 1 of the arithmetic processor 7, and the address signals of the system controller 5 are the address terminals AB 0 -AB 10 and the address decoder of the memory 9. Is connected to the address terminals (AB 11- AB 16 ) of (8), and the input / output / memory control signal output terminal (IO / M) thereof has one input terminal. After being connected to the other input terminal of the oragate 13 and 18 connected to the dress bus, the output terminal of the oragate 13 is commonly connected to the one input terminal of the oragate 16 and 17, and the oragate The output terminal (18) is connected to the control terminal CS of the operation processor 7, and the write and read control signal output terminals WR and RD of the system controller 5 are connected to the oragate 14 ( 17), (15) and (16), one side of the input terminal, the output terminals of the oragate (14), (15) is connected to the write and read control terminals (WR), (RD) of the memory (9), respectively The output terminals of the oragate 16 and 17 are connected to the control terminals ACK and STB of the parallel interface 4 and the operational effects of the present invention thus constructed will be described in detail as follows.

클럭 및 바우드레이트회로(2)의 분주신호 출력단자(a)에는 제2도의 (b)에 도시한 바와같은 4MHz의 분주신호가 출력되고, 분주신호 출력단자(b)에는 제2도의 (d)에 도시한 바와 같은 10KHz이고 듀티싸이클이 1 : 24인 분주신호가 출력되며, 바우드 레이트신호 출력단자(b)에는 선택에 따라 614.4KHz(9600BPS)부터 4.8KHz (75BPS)까지 출력되게 되어있다. 따라서 시스템 콘트롤러(5)의 제어단자(X1X2)에는 4MHz의 분주시호가 인가되므로 그의 출력단자(out)에는 2MHz의 분주신호가 출력되어 연산프로세서(7)의 클럭단자(CLK)에는 직접 인가되고 아날로그 인터페이스(6)의 클럭단자(CLK)는 인버터(11)를 통해 인가된다. 또한 아날로그 인터페이스(6)의 속도 제어단자(SMPL)및 연산프로세서(7)의 속도제어단자(SMPL0,SMPL1)에 듀티싸이클이 1 : 24인 10KHz의 분주신호가 인가되며, USART(3)의 제어단자(TXC, RXC)에는 614,4 KHz부터 4.8KHz까지 선택에 따라 인가된다.The divided signal output terminal (a) of the clock and baud rate circuit (2) outputs a 4 MHz divided signal as shown in (b) of FIG. 2, and the divided signal output terminal (b) of (d) of FIG. As shown in FIG. 10, a division signal with a duty cycle of 1:24 is outputted, and a baud rate signal output terminal (b) is outputted from 614.4KHz (9600BPS) to 4.8KHz (75BPS) according to the selection. Therefore, since the divided signal of 4 MHz is applied to the control terminal (X 1 X 2 ) of the system controller (5), its output terminal ( out), a divided signal of 2 MHz is output and directly applied to the clock terminal CLK of the operation processor 7, and the clock terminal CLK of the analog interface 6 is applied through the inverter 11. In addition, a 10 KHz divided signal having a duty cycle of 1:24 is applied to the speed control terminal SMPL of the analog interface 6 and the speed control terminals SMPL 0 and SMPL 1 of the arithmetic processor 7, and USART (3). The control terminals (TXC, RXC) of are applied from 614,4 KHz to 4.8KHz by selection.

본 고안의 음성인식기에 동작되는 명령은 크게 개시, 음성등록, 음성인식, 하강로우드, 상승로우드등인데, 이 각각의 동작을 위해서는 호스트 시스템(1)에서 병렬인터페이스(4)또는 USART(3)를 통해 시스템 콘트롤러(5)에 명령을 주게되고, 이에따라 시스템 콘트롤러(5)는 호스트시스템(1)의 명령에 따라 입출력/메모리 제어신호출력단자(IO/M), 읽기제어신호 출력단자(RD), 기록제어신호 출력단자(WR), 증폭제어신호 출력단자(ATC0-ATC5)에 제어신호가 출력되어 그 명령을 수행하게 된다. 이때 증폭제어신호 출력단자(ATC0-ATC5)의 제어신호는 마이크 신호가 입력되는 아날로그 인터페이스(6)의 증폭도를 결정하게 되고, 이와같이 아날로그 인터페이스 (6)에 증폭도가 결정되어 입력단 마이크 신호는 디지탈 신호로 변환한 후 시스템 콘트롤러(5)로 인가시킨다.The commands operated by the speech recognizer of the present invention are largely initiated, voice registered, speech recognition, falling loudness, rising loudness, and the like. For each of these operations, the parallel interface 4 or the USART (3) in the host system 1 is performed. Command to the system controller 5, and accordingly, the system controller 5 outputs the input / output / memory control signal output terminal IO / M and the read control signal output terminal RD according to the command of the host system 1. ), The control signal is output to the write control signal output terminal WR and the amplification control signal output terminals ATC 0 to ATC 5 to execute the command. At this time, the control signal of the amplification control signal output terminal (ATC 0 -ATC 5 ) determines the amplification degree of the analog interface 6 to which the microphone signal is input, and thus the amplification degree is determined in the analog interface 6 so that the input microphone signal is digital. After converting to a signal, it is applied to the system controller (5).

또한, 입출력/메모리 제어신호출력단자(IO/M)에는 메모리를 억세스할 동안에는 저전위 신호가 출력되고, 그외에 입출력 동작을 할때는 고전위 신호가 출력된다. 또한 기록 및 읽기제어신호출력단자(WR), (RD)에 출력된 신호는 메모리(9)나 입출력 장치에 기록이나 읽기동작을 제어하게 된다.In addition, the low potential signal is output to the input / output / output control signal output terminal IO / M while the memory is accessed, and the high potential signal is output when the input / output operation is performed. In addition, the signals output to the write and read control signal output terminals WR and RD control the write or read operation to the memory 9 or the input / output device.

일예로, 호스트시스템(1)에서 하강로우드 명령신호가 출력되면 호스트 시스템(1)에 있는 음성데이타를 메모리(9)로 읽어내는 것으로, 이 명령신호가 상기와 같이 시스템 콘트롤러(5)에 인가되면 시스템 콘트롤러(5)는 입출력/메모리 제어신호 출력단자(IO/M)에 고전위신호, 읽기제어신호 출력단자(RD)및 어드레스버스단자 (AB2)에 저전위 신호를 출력하여 매 바이트를 병렬 인터페이스(4)를 통해 읽어들이고, 이후 입출력/메모리 제어신호 출력단자(IO/M)및 기록제어신호 출력단자(WR)에 저전위신호를 출력하여, 그 읽어들인 데이타를 메모리(P)에 기록하게 된다. 상승로우드 및 음성인식동작, 음성등록동작등도 상기와 같은 방식으로 그 명령에 맞는 제어신호를 시스템 콘트롤러(5)에서 출력하여 그에 따른 동작을 수행하게 된다.For example, when the falling loud command signal is output from the host system 1, the voice data in the host system 1 is read into the memory 9, and the command signal is applied to the system controller 5 as described above. System controller 5 outputs a high potential signal to the input / output / memory control signal output terminal (IO / M), a low potential signal to the read control signal output terminal (RD) and the address bus terminal (AB 2 ) to output every byte. Read through the parallel interface (4), and then output the low potential signal to the input and output / memory control signal output terminal (IO / M) and the write control signal output terminal (WR), the read data to the memory (P) Will be recorded. The rising loudspeaker, the voice recognition operation, the voice registration operation, and the like also output a control signal corresponding to the command from the system controller 5 to perform the operation accordingly.

이상에서와 같은 본 고안은 그 응용이 대단히 손쉽고, 워드수에 제한을 받지 않게되는 이점이 있게된다.The present invention as described above has the advantage that the application is very easy and not limited by the number of words.

Claims (1)

호스트시스템(1)의 출력측을 USART(3)또는 병렬인터페이스(4)를 통해 시스템 콘트롤러(5) 및 연산프로세서(7)의 데이타단자(D0-D7)에 공통접속하고, 클럭 및 바우드레이트(2)의 분주신호 출력단자(a), (c)는 상기 시스템 콘트롤러(5)의 제어단자 (X1,X2)과 아날로그 인터페이스(6)및 연산프로세서(7)의 속도제어단자(SMPL),(SMP L0,SMPL1)에 각기 접속하고 그의 바우드레이트신호를 출력단자(b)는 상기 USART (3)의 제어단자(TXC, RXC)에 접속하며, 상기 시스템 콘트롤러(5)의 어드레스 신호가 메모리(9)및 어드레스 디코우더(8)의 어드레스단자(AB0-AB10), (AB11-AB15)에 인가되어 접속하고, 그의 읽기 및 기록제어신호 출력단자(RD, WR)신호는 오아게이트(14), (15)를 통해 메모리(9)의 읽기 및 기록제어단자(RD), (WR)에 인가됨과 동시에 그 신호와 인버터(12)및 오아게이트(13)를 통한 입출력/메모리 제어신호 출력단자(IO /M)신호는 오아게이트(16), (17)를 통해 병렬인터페이스(4)의 제어단자(ACK), (ST B)에 인가되며, 상기 인버터(12)를 통한 입출력/메모리 제어신호출력단자(IO/M)는 오아게이트(18)를 통해 상기 연산프로세서(7)의 제어단자(CS)에 인가되게 접속하여 구성됨을 특징으로 하는 음성인식기.The output side of the host system 1 is commonly connected to the data terminals D 0 -D 7 of the system controller 5 and the operation processor 7 via the USART 3 or the parallel interface 4, and the clock and baud rate The divided signal output terminals (a) and (c) of (2) are control terminals (X 1 , X 2 ) of the system controller (5), speed control terminals (SMPL) of the analog interface (6), and the operation processor (7). ), (SMP L 0 , SMPL 1 ), respectively, and its baud rate signal is connected to the control terminal (TXC, RXC) of the USART (3), and the address of the system controller (5). A signal is applied to and connected to the address terminals AB 0 -AB 10 and AB 11 -AB 15 of the memory 9 and the address decoder 8, and the read and write control signal output terminals RD, WR. The signal is applied to the read and write control terminals RD and WR of the memory 9 through the orifices 14 and 15, and at the same time, through the signal and the inverter 12 and the oragate 13. One input / output / memory control signal output terminal (IO / M) signal is applied to the control terminals ACK and STB of the parallel interface 4 through the oragate 16 and 17, and the inverter 12 I / O through the input / memory control signal output terminal (IO / M) is a voice recognizer, characterized in that configured to be connected to the control terminal (CS) of the operation processor (7) via an oragate (18).
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