KR890001042Y1 - 캐스케이딩방식의 스위칭 레귤레이터 - Google Patents

캐스케이딩방식의 스위칭 레귤레이터 Download PDF

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Abstract

내용 없음.

Description

캐스케이딩방식의 스위칭 레귤레이터
제1도는 본 고안에 따른 회로도.
제2도는 제1도 정류부(1)의 상세한 회로도.
제3도는 제1도 전류제한부(2)의 상세한 회로도.
제4도는 제1도 스위칭 및 필터부(5), (6), (7)의 상세 회로도.
제5도는 제1도 피드백(8)의 상세 회로도.
제6도는 제1도에서 최초 전원 투입상태에서 정상동작할때까지의 각 부분 입출력 파형도.
제7도는 제1도의 스위칭 및 필터부(6)에서 출력된 전압이 일정전압 이상일 때 각부분 입출력 파형도.
제8도는 제1도에서 과전류 발생시 각 부분 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 정류부 2 : 전류 제한부
3 : 구형파 발생부 4 : 기준전압 발생부
5, 6, 7 : 스위칭 및 필터부 8 : 피드백 부
9 : 톱니파 발생부 10 : 적분기
11 : 비교부 12 : 출력전압 콘트롤부
13 : 구형파 콘트롤부 AN1-AN3: 앤드게이트
본 고안은 캐스케이딩 방식의 스위칭 레귤레이터에 관한 것으로써, 특히 입력전압을 승제압하는 트랜스 포머를 이용하지 않고 소망하는 저전압을 얻을 수 있는 스위칭 레귤레이터에 관한 것이다.
일반적으로 파워시스템, 즉 스위칭 레귤레이터는 가정용이나 산업용 AC전원을 일정한 DC전압을 원할때 입력전압을 승제압하는 트랜스포머를 이용하기 때문에 전체시스템의 부피가 크게되며 효율이 70%이하로 떨어지는 단점이 있었다.
따라서 본 고안의 종래의 스위칭 레귤레이터의 단점을 해소코져 안출한 것으로써, 입력전압을 승제압하는 트랜스 포머를 이용하지 않고 사용자가 원하는 DC전압을 얻을 수 있는 캐스케이딩(CASCADING)방식을 이용한 스위칭 레귤레어터를 제공하는 게 그 목적이 있다.
이하 첨부된 도면에 의거하여 본 고안의 목적을 달성할 수 있는 실시예를 설명하면 다음과 같다.
제1도는 본 고안에 따른 회로도로써, 정류부(1)는 제2도와 같이 다이오드 (D1-D4), 코일(L1), 콘덴서(C4)(C5)로 구성되어 입력 AC전원을 정류하고 평활한다.
전류제한부(2)는 제3도와 같이 저항(R6-R8), 트랜지스터(Q1), 콘덴서(C6), 연산증폭기(OP8)로 구성되어 기준전압 발생부(4)에서 발생하는 기준전압을 받아 출력되는 전류를 제한한다.
스위칭 및 필터부(5), (6)는 동일한 구성으로 제4도와 같이 저항(R9), 트랜지스터(Q2), (Q3), 다이오드(D5), 콘덴서(C8)(C9), 코일(L2)로 구성되어 구형파 발생부(3)에서 출력된 구형파의 전술한 전류 제한부(2)의 연산증폭기(OP8)에서 출력된 신호를 논리 곱한 앤드게이트(AN1)의 출력을 받아 전류제한부(2)에서 출력되는 DC전압을 다운시킨다.
출력전안 콘트롤부(12)는 피드백부(8)에서 피드백되는 전압과 기준전압을 비교하는 비교부(11)의 출력과 톱니파 발생부(9)에서 출력되는 톱니파를 입력으로 하여 비교증폭하는 연산증폭기(OP3)에서 출력된 신호와, 스위칭 및 필터부(6)에서 출력된 전압과 기준전압을 입력을 하여 비교증폭하는 연산증폭기(OP5)에서 출력된 신호와 적분기(10)를 통한 구형파 펄스와 저항(R4)(R5)을 통한 기준전압을 비교증폭하는 연산증폭기(OP2)에서 출력된 신호를 각각 입력으로 하여 논리곱한 앤드게이트 (AN2)의 출력으로 스위칭 및 필터부(7)의 출력전압을 콘트롤 한다.
구형파 콘트롤부(13)는 피드백부(8)에서 피드백되는 전압이 일정한 전압이상, 즉 스위칭 레귤레이터의 출력전압이 과도전압일때 이를 제거하도록 구형파 발생부(3)에서 출력되는 구형파를 제지하도록 하는 것으로 적분기(10)를 통한 구형파 펄스와 기준전압을 비교증폭하는 연산증폭기(OP6)의 출력과 피드백부(8)에서 피드백되는 전압과 기준전압을 비교증폭하는 연산증폭기(OP7)출력을 입력으로 하여 논리곱한 앤드게이트(AN3)의 출력이 구형파 발생부(3)에 인가되도록 하여 세트 시키도록 구성한다.
그리고 구형파 발생부(3)에 스위치(SW2)를 연결하여 리세트 시키도록 구성한다.
상기와 같은 구성을 가진 본 고안의 회로동작을 도면 제6-8도의 입출력 파형도를 인용하여 상세히 설명한다.
먼저, 전원 투입 상태에서 정상동작할때 까지 회로동작을 도면 제6도를 인용하여 설명한다.
구형파 발생부(3)에 트리거 신호가 인가되면 이때 구형파가 제6도의 J와 같이 출력되어 앤드게이트(AN1)의 일측입력단자에 인가되며 전류제한부(2)에서 출력되는 제6도의 I와 같은 펄스가 상기 앤드게이트(AN1)의 타측 입력단자에 인가되므로 두신호가 논리곱하여 제6도의 H와 같은 구형파 펄스가 출력되어 제4도와 같은 구성을 가진 스위칭 및 필터부(5), (6)에 인가되어 DC전압이 출력되기 시작한다.
여기서, 스위칭 및 필터부(5), (6)에서 출력되는 DC전압은 제6도의 g와 같이
가 각각 된다.
한편 구형파 발생부(3)에서 출력되는 구형파를 받아 톱니파를 출력하는 톱니파 발생부(9)에서 출력되는 제6도 b의 K와 같은 파형이 연산증폭기(OP3)의 비반전단자 (+)에 입력되고, 상기 연산증폭기(OP3)의 반전단자(-)에는 기준전압 발생부(4)에서 제6도 a의 Q와 같은 기준전압과 피드백부(8)에서 피드백된 전압을 비교하여 출력하는 비교부(11)의 출력이 인가된다.
따라서, 연산증폭기(OP3)에서는 입력 두신호를 비교 증폭하여 제6도 C의 N과 같이 펄스의 폭이 변조되어 앤드게이트(AN2)의 입력단자에 인가된다.
또한, 구형파 발생부(3)에서 출력되는 제6도 a의 J와 같은 구형파 펄스가 적분기(10)에서 적분되어 연산증폭기(OP2)의 비반전단자(+)에 인가되고 반전단자(-)에는 기준전압 발생부(4)에서 출력되는 제6도 a의 Q와 같은 펄스가 저항(R4), (R5), 콘덴서(C5)를 통하여 입력되어 비교 증폭된 연산증폭기(OP2)의 출력은 제6도 d의 U와 같은펄스가 출력되어 앤드게이트(AN2)의 입력단자에 인가된다.
그리고, 스위칭 및 필터부(6)에서 출력되는 DC전압이 저항(R3)및 가변저항 (VR2)에 의해서 제6도 e의 p와 같이 분배된 후 연산증폭기(OP5)의 반전단자(-)에 인가되고 상기 연산증폭기(OP5)의 비반전단자(+)에는 기준전압 발생부(4)에서 출력되는 기준전압이 인가되어 비교 증폭된 후 앤드게이트(AN2)의 입력단자에 인가된다.
그러므로 전술한 연산증폭기(OP2)(OP3)(OP5)에서 출력되는 제6도 c의 N, d와 O같은 펄스가 논리곱도어 제6도 d와 T와 같은 펄스가 출력되어 스위칭 및 필터부(7)에 인가되어 스위칭 필터부(7)에서 출력되는 DC전압(E)을 스위칭시켜 피드백부(8)를 통하여 사용자가 소망하는 DC전압(F)이출력되고 피드백부(8)에 포함된(도면에 도시되지 않음)전압분할 시스템을 거쳐 피드백전압(G)이 출력된다.
한편, 스위치(SW1)를“온”시키면 피드백부(8)에서 피드백되는 전압(G)이“제로”에서 점점 증가하여 연산증폭기(OP7)의 반전단자(-)로 입력되므로 연산증폭기 (OP7)의 비반전단자(+)에 인가되는 기준보다 크게 되어 연산증폭기(OP7)에서 출력된 파형은 제6도 f의 S와 같은“로우”신호가 되어 앤드게이트(AN2)에 입력되고, 상기 앤드게이트(AN3)의 타측 입력단자에는 적분기(10)에서 출력되는 적분파형을 비반전단자(+)에 기준전압 발생부(4)에서 출력되는 기준전압을 반전단자(-)의 입력신호로 하여 비교증폭하는 연산증폭기(OP6)에서 출력되는 제6도 f의 w와 같은 파형이 인가된다.
따라서 상기 앤드게이트(AN3)는 연산증폭기(OP6), (OP7)에서 출력되는 파형을 논리곱하여 제6도 f의 R과 같은 파형이 출력되어 출력되어 구형파 발생부(3)에 인가되므로 본고안의 회로가 동작을 중지한다.
즉 피드백부(8)에서 피드백되는 전압이 일정치 이상 일때는 본 시스템이 동작을 중지하므로 일정한 전압을 출력한다.
다음 시스템이 파괴되어 일정전압 이상이 출력될때 본 고안의 회로 동작을 도면 제7도를 인용하여 설명한다.
스위칭 및 필터부(6)에서 출력되는 전압이 저항(R3)과 가변저항(VR2)에 의해서 제7도의 P와 같이 분배된 전압이 연산증폭기(OP5)의 반전단자(-)에 입력되고 연산증폭기(OP5)의 비반전단자(+)에는 기준전압 발생부(4)에서 출력되는 기준전압(Q)가 인가되어 비교 증폭된 연산증폭기(OP5)의 출력이 제7도의 O와 같이 출력되어 앤드게이트(AN2)의 입력단자에 인가되므로 앤드게이트(AN2)의 출력을 제7도의 T와 같이“로우”신호가 출력되어 스위칭 및 필터부(7)에 인가되므로 스위칭이 중단되어 출력전압이“제로”된다.
다음은 정류부(1)에서 과전류가 발생할 경우 회로동작을 도면 제8도를 인용하여 상세히 설명한다.
정류부(1)에서 제8도의 A, B와 같은 과전류가 발생하면 전류 제한부(2)(도면제3도)의 저항(R6)에 0.7V이상 거리면 트랜지스터(Q1)의“온 되어 연산증폭기(OP8)의 반전단자(-)에 인가되고 연산증폭기(OP8)의 비반전단자(+)에는 기준전압 발생부 (4)에서 출력되는 제8도의 Q와 같은 기준전압이 인가되어 연산증폭기(OP8)에서는 제8도의 I와 같은“로우”전압을 출력하여 앤드게이트(AN1)의 일측 입력단자에 입력되므로 앤드게이트(AN1)의 출력은“로우”가 된다.
따라서, 스위칭 및 필터부(5), (6)에 구형파인 스위칭 펄스가 인가되지 않으므로 전압이 출력되지 않는다.
상술한 바와같이 동작하는 본 고안이 회로동작에 의하면 가정용이나 산업용에 사용되는 AC전원을 트랜스포머를 이용하지 않고도 사용자가 소망하는 DC전압을 얻을 수 있는 이점이 있다.

Claims (3)

  1. 전류 제한부(2)의 연산증폭기(OP8)에서 출력되는 전압과 구형파 발생부(3)에서 출력되는 구형파를 입력으로 하여 논리곱한 앤드게이트(AN1)의 출력신호에 의해서 스위칭되어 DC전압을 출력하는 스위칭 및 필터부(5), (6)와, 피드백부(8)에서 피드백되는 전압과 기준전압을 비교하는 기교기(11)의 출력과 톱니파 발생부(9)에서 출력되는 톱니파 신호를 입력으로 비교증폭하는 연산증폭기(OP3)와, 스위칭 및 필터부(6)에서 출력되어 저항(R3), 가변저항(VR2)에 의해서 분배된 전압과 기준전압을 입력으로 하여 하는 연산증폭기(OP5)와 적분기(10)에서 적분된 구형파와 저항(R4)(R5)및 콘덴서 (C5)를 통한 기준전압을 입력으로 하는 연산증폭기(OP2)와 상기한 연산증폭기 (OP3), (OP5), (OP2)에서 출력되는 신호를 입력으로 하여 논리곱한 앤드게이트(AN2)로 구성된 출력전압 콘트롤부(12)와, 적분기(10)를 통한 구형파 신호와 기준전압을 입력으로 하는 연산증폭기(OP6)와 피드백부(8)에서 피드백되는 전압과 기준전압을 입력으로 하는 연산증폭기(OP7)와 상기 연산증폭기(OP6), (OP7)에서 출력되는 신호를 입력으로 하는 앤드게이트(AN3)로구성된 구형파 콘트롤부(13)등을 포함하여 이루어지는 것을 특징으로 하는 개스케이팅 방식의 스위칭 레귤레이터.
  2. 제1항에 있어서, 전류 제한부(2)는 정류부에서 출력되는 전류를 제한하여 스위칭 및 필터부(5)(6)를 콘트롤하도록 저항(R6-R8), 트랜지스터(Q1), 연산증폭기(OP8) 및 콘덴서(C6)로 구성됨을 특징으로 하는 캐스 케이딩 방식의 스위칭 레귤레이터.
  3. 제1항에 있어서, 스위칭 및 필터부(5)(6)(7)는 입력되는 스위칭 펄스에 의해서 DC전압을 출력하도록 트랜지스터(Q2)(Q3), 저항(R9), 콘덴서(C8-C9), 다이오드(D5), 코일(L2)로 구성됨을 특징으로 하는 캐스케이팅 방식의 스위칭 레귤레이터.
KR2019860005969U 1986-04-30 1986-04-30 캐스케이딩방식의 스위칭 레귤레이터 KR890001042Y1 (ko)

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