Claims (2)
2치 화상데이터를 저장하며 스켄 어드레스에 의해 직결의 2치 화상데이터를 액세스 하는 화상메모리(2)를 구비한 2치화상의 대물면적 계산회로에 있어서, 일정주기의 클록을 발생하고 상기 발생클럭을 어드레싱 카운트하여 상기 화상메모리(2)의 2치 화상데이트를 레스터스켄닝하여 억세스하는 클럭발진부(CKOS) 및 어드레스 카운터(Ⅰ)와, 상기 화상메모리(2)에서 출력되는 한행에 대한 2치화상데이터의 시점과 종점을 검지하여 행의 시점인에이블신호(SEN1-SEN2)와 종점인에이블신호(EEN1-EEN2) 및 면적산술 인에이블(SAEN)을 발생하는 시종점 판별회로(100)와, 상기 시종점 판별회로(100)에서 출력되는 시종점 인에이블신호(SEN1-SEN2)(EEN1-EEN|2)에 의해 인에이블되어 어드레스카운터(1)에서 증가되는 시점어드레스와 종점의 어드레스를 각각 저장하여 완충 출력되는 제 1-2버퍼(7-8)와, 상기 발생된 면적산술 인에이블(SAEN)에 의해 제 1-2버퍼(7-8)에서 출력되는 시종점어드레스 신호를 입력하여 종점에서 시점어드레스를 감산하여 한행에 대한 2치화상의 대물면적 계산데이터를 출력하는 감산기(9)와, 상기 발생된 면적산술 인에이블(SAEN)에 의해 인에이블되어 상기 감산기(9)에서 계산되어 출력하는 한행의 2치 화상면적 데이터를 누적하여 2치화상의 전행의 면적데이터를 클럭신호에 의해 출력하는 누적가산회로(200)로 구성함을 특징으로 하는 회로.An objective area calculation circuit of a binary image having image memory 2 for storing binary image data and accessing binary image data directly connected by a scan address, wherein the clock of a predetermined period is generated and the generation clock is generated. A clock oscillation unit (CKOS) and an address counter (I) for addressing and raster scanning and accessing the binary image data of the image memory 2, and binary image data for one row output from the image memory 2; The starting point determination circuit 100 which detects the start point and the end point of the line, and generates the start enable signals SEN 1 -SEN 2 , the end enable signals EEN 1 -EEN 2 , and the area arithmetic enable SAEN. And a start address and an end point which are enabled by the end point enable signals SEN 1- SEN 2 (EEN 1 -EEN | 2 ) output from the end point determination circuit 100 and increased by the address counter 1. Buffers each address Input the starting address address signal output from the first 1-2 buffer 7-8 by the output 1-2 buffer 7-8 and the generated area arithmetic enable SAEN. A subtractor 9 for outputting the object area calculation data of a binary image for one row, and the single row for being calculated by the generated area arithmetic enable (SAEN) and calculated and output by the subtractor 9 And a cumulative addition circuit (200) which accumulates binary image area data and outputs the area data of the preceding image of the binary image by a clock signal.
제 1항에 있어서, 시종점 판별회로(100)가 상기 화상메모리(2)에서 출력되는 데이터를 클럭발진부(CKOS)의 클럭에 의해 시프트하여 이전상태의 데이터와 현상태의 출력하는 시프트레지스터(3)와 상기 시프트된 이전상태의 데이터와 현상태의 데이터가 배타적일 때 소정논리를 출력하는 익스클루시오아게이트(4)와, 상기 시프트레지스터(3)의 이전상태를 출력을 반전하여 출력하는 인버터(5)와 상기 시프트레지스터(3)의 이전상태의 출력과 익스클루시오아게이트(4)의 출력이 같을 때 소정의 논리를 출력하는 앤드게이트(6)로 구성을 특징으로 하는 회로.The shift register (3) according to claim 1, wherein the time point determination circuit (100) shifts the data output from the image memory (2) by the clock of the clock oscillator (CKOS) to output the data of the previous state and the present state. And an exclusive gate 4 for outputting a predetermined logic when the shifted previous state data and the current state data are exclusive, and an inverter 5 for inverting and outputting the previous state of the shift register 3. And an end gate (6) for outputting a predetermined logic when the output of the shift register (3) and the output of the exclusive gate (4) are the same.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.