KR950006857A - Address Translation Sensing Circuit of Semiconductor Memory Device - Google Patents

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KR950006857A
KR950006857A KR1019930016364A KR930016364A KR950006857A KR 950006857 A KR950006857 A KR 950006857A KR 1019930016364 A KR1019930016364 A KR 1019930016364A KR 930016364 A KR930016364 A KR 930016364A KR 950006857 A KR950006857 A KR 950006857A
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한진만
이중화
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김광호
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    • G—PHYSICS
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Abstract

본 발명은 어드레스의 상태 변환을 감지하여 어드레스 변환 감지 신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 관한 것으로, 어드레스(An)를 입력하여 각 어드레스의 상태 변화에 따라 소정 주기를 가지는 각각의 어드레스 변환 감지 펄스(ATPn)를 발생시키는 어드레스 변환 감지 펄스 발생 장치(500), 어드레스 변환 감지 펄스(ATPn)와 로우 어드레스 래치 신호(PRAL)를 논리 조합하여 논리 신호를 발생하는 게이팅 장치(600)과, 게이팅 수단(600)으로부터 발생되는 논리 신호와 로우 어드레스 래치 신호(PRAL)를 논리 조합하여 어드레스 변환 감지 신호(ATSB)를 출력하는 출력장치(700)을 구비한다. 본 발명에 의한 어드레스 어드레스 변환 감지 회로에 의하여 어드레스 변환되는 어드레스 수에 관계없이 일정한 펄스폭을 가지는 어드레스 변환 감지 신호를 발생할 수 있을 뿐만 아니라, 데이타 버스 라인수를 줄여 어드레스 변환 감지 회로의 면적을 최소화시키고, 고속의 동작이 가능하며, 구동 능력이 향상되는 효과가 있다.The present invention relates to an address translation detection circuit of a semiconductor memory device that detects a state transition of an address and generates an address translation detection signal. Each address having a predetermined period according to a state change of each address by inputting an address An is provided. An address translation detection pulse generator 500 for generating a conversion detection pulse ATPn, a gating device 600 for generating a logic signal by logically combining the address translation detection pulse ATPn and a row address latch signal PRAL; And an output device 700 for logically combining the logic signal generated from the gating means 600 and the row address latch signal PRAL to output the address translation detection signal ATSB. In addition to generating an address translation detection signal having a constant pulse width regardless of the number of addresses addressed by the address address translation detection circuit according to the present invention, the number of data bus lines can be reduced to minimize the area of the address translation detection circuit. High speed operation is possible, and driving ability is improved.

Description

반도체 메모리 장치의 어드레스 변환 감지 회로Address Translation Sensing Circuit of Semiconductor Memory Device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제4도는 본 발명에 따른 어드레스 변환 감지 회로.4 is an address translation detection circuit according to the present invention.

Claims (6)

어드레스의(An)의 상태 변화을 감지하여 어드레스 래치 신호(ATSB)를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 있어서, 상기 어드레스(An)를 입력하여 각 어드레스의 상태 변화에 따라 소정 주기를 감지하는 각각의 어드레스 변환 감지 펄스(ATPn)를 발생시키는 어드레스 변환 감지 펄스 발생 수단과, 상기 어드레스 변환 감지 펄스(ATPn)와 제어 신호를 논리 조합하여 논리 신호를 발생하는 게이팅 수단(600)과, 상기 논리 신호와 제어 신호를 논리 조합하여 상기 어드레스 변환 감지 신호(ATSB)를 출력하는 출력수단(700)을 구비함을 특징으로 하는 어드레스 변환 감지 회로.An address translation detection circuit of a semiconductor memory device that detects a state change of an address and generates an address latch signal ATSB, wherein the address An is input to sense a predetermined period according to a state change of each address. Address translation detection pulse generating means for generating respective address translation detection pulses ATPn, gating means 600 for generating a logic signal by logically combining the address translation detection pulse ATPn and a control signal, and the logic signal And output means (700) for outputting the address translation detection signal (ATSB) by logical combination of a control signal and a control signal. 제1항에 있어서, 상기 제어 신호는 로우 어드레스 래치 신호(PRAL)임을 특징으로 하는 어드레스 변환 감지 회로.The address translation sensing circuit of claim 1, wherein the control signal is a row address latch signal (PRAL). 제2항에 있어서, 상기 제어 신호는 상기 어드레스 변환 감지 펄스보다 더 빨리 인에이블됨을 특징으로 하는 어드레스 변환 감지 회로.The address translation sensing circuit of claim 2, wherein the control signal is enabled faster than the address translation sensing pulse. 어드레스의 상태 변환을 감지하여 어드레스 변환 감지 신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 있어서, 어드레스(An)를 입력하여 상기 어드레스를 소정 시간 지연한후 제1반전 신호를 출력하는 제1반전회로(120, 125, 130)과, 상기 반전 신호와 상기 어드레스를 입력받아 제1펄스를 발생하는 제1펄스 발생회로(135)와, 상기 반전 신호와 상기 어드레스를 입력으로 하여 제2펄스를 발생하는 제2펄스 발생 회로(140, 145)와, 상기 제1펄스와 상기 제2펄스를 논리 조합하여 어드레스 변환 감지 펄스(ATPn)를 출력하는 게이팅 회로(150, 155)을 가지는 어드레스 변환 감지 펄스 발생 수단과, 상기 어드레스 변환 감지 펄스와 제어 신호를 입력하여 각각의 논리 신호를 발생하는 게이팅 회로(160, 165, 170)과, 상기 게이팅 회로(160, 165, 170)의 각 출력신호를 논리 조합하여 논리 신호를 발생하는 게이팅 회로(175)를 가지는 게이팅 수단(600)과, 상기 게이팅 수단(600)의 출력 신호를 입력하여 소정 시간 지연한후 제2반전 신호를 출력하는 제2반전 회로(180, 185, 190)와, 상기 제2반전 신호와 상기 게이팅 수단(600)의 출력신호를 입력하여 제3펄스를 발생하는 제3펄스 발생 수단(195)과, 상기 제3펄스 발생 수단과 상기 제어 신호(PRAL)를 논리 조합하여 어드레스 변환 감지 신호(ATSB)를 출력하는 게이팅 회로(200, 205)을 가지는 출력수단(700)을 구비함을 특징으로 하는 어드레스 변환 감지 회로.An address translation sensing circuit of a semiconductor memory device that detects a state transition of an address and generates an address translation detection signal, comprising: a first inversion of inputting an address and delaying the address for a predetermined time and then outputting a first inversion signal A circuit (120, 125, 130), a first pulse generating circuit (135) for receiving the inverted signal and the address and generating a first pulse, and a second pulse being inputted with the inverted signal and the address; Generation of an address translation detection pulse having a second pulse generation circuit 140 and 145 and a gating circuit 150 and 155 for outputting an address conversion detection pulse ATPn by logically combining the first pulse and the second pulse. Means, gating circuits 160, 165 and 170 for inputting said address translation detection pulse and control signal to generate respective logic signals, and respective output signals of said gating circuits 160, 165 and 170; Gating means 600 having a gating circuit 175 for generating a logic signal by logical combination, and a second inverting circuit for inputting the output signal of the gating means 600 and delaying a predetermined time and then outputting a second inverted signal. Third pulse generating means 195 for generating a third pulse by inputting the second inverting signal and the output signal of the gating means 600, and the third pulse generating means; And an output means (700) having a gating circuit (200, 205) for outputting an address translation detection signal (ATSB) by logically combining the control signal (PRAL). 제5항에 있어서, 상기 제어 신호는 로우 어드레스 래치 신호(PRAL)임을 특징으로 하는 어드레스 변환 감지 회로.6. The address translation sensing circuit of claim 5, wherein the control signal is a row address latch signal (PRAL). 제6항에 있어서, 상기 제어 신호는 상기 어드레스 변환 감지 펄스(PRAL)보다더 빨리 인에이블됨을 특징으로 하는 어드레스 변환 감지 회로.7. The address translation sensing circuit of claim 6, wherein the control signal is enabled faster than the address translation sensing pulse PRAL. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019930016364A 1993-08-23 1993-08-23 Address transition detecting circuit of semiconductor memory device KR960003532B1 (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200111393A (en) 2019-03-19 2020-09-29 홍혜진 A curved ornament

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