KR880001291B1

KR880001291B1 - 수신기 및 톤 검출기 수단

Info

Publication number: KR880001291B1
Application number: KR1019810005134A
Authority: KR
Inventors: 마빈 익크런드 로렌스
Original assignee: 모토로라 인코포레이티드; 빈센트 죠셉로너
Priority date: 1980-12-22
Filing date: 1981-12-22
Publication date: 1988-07-18
Also published as: KR830008572A; EP0066624B1; EP0066624A4; BR8108927A; AU543433B2; IT1172184B; US4405837A; AU8007082A; CA1176312A; WO1982002304A1; JPH0570337B2; EP0066624A1; IT8149970A0; JPS57502035A

Abstract

내용 없음.

Description

수신기 및 톤 검출기 수단

제1도는 본 발명의 검출기의 블록 구성도.

제2도는 검출기의 논리 구성도.

제3도는 검출기의 작동에 관한 시간 구성도.

제4도는 본 발명의 한 것용을 도시한 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 대역 통과 필터 11 : 입력 단자

12, 14 : 비교기 16, 24 : 래치

18 : 시프트 레지스터 20 : 앤드 게이트

23 : 주사기 38 : L+R포락선 검출기

40 : 스테레오 디코더 42 : 동기 검출기

44 : 리미터 46 : 위상고정 루프

48 : 코사인 위상 검출기 50 : 제산기

52 : 모노/스테레오 스위치 회로 60 : 래치회로

62 : 표시기

본 발명은 톤(tone)검출기 회로 및 이것을 이용한 수신기 분야에 관한 것이며, 특히 스테레오 신호를 갖는 저 주파 톤 검출기의 사용에 관한 것이다.

DC모드 제어 신호를 성취하도록 정류된 출력을 갖는 저역통과 필터 또는 대역 통과 필터,능동 또는 수동필터로 구성되는 다수 톤 검출기는 공지되어 있다. 상기중 하나의 시스템은 본 발명의 양수인에게 양도된 미합중국 특허 제4, 159, 398호에 공지되어 있다. 상기 특허에는 저 주파 스테레오 톤을 포함하는 신호의 AM스테레오 송수신에 관해 기재되어 있다. 간단한 필터/정류기 결합에서 발생된 한가지 문제점은 오동작 스테레오 표시 신호가 톤 주파수 근처에서의 노이즈 도는 다른 신호에 의하여 트리거될 수 있다는 것이다. 잘못된 문제점을 갖는 스테레오 수신기의 사용자는 표시가 램프가 깜빡거리는 것을 볼 수 있으며 그리고 "중간"또는 단청(mono phonic)위치와 분리된 스테레오 위치사이에서 전후로 이동하는 소리를 들을 수 있다. "주사"를 포함하는 수신기에 가산된 소정의 톤 검출기는 주사의 감속을 방지하도록 조기 "비 검출"용으로 제공되어야만 하였다.

그러므로, 본 발명의 목적은 오동작이 없는 톤 검출기 및 스테레오 신호 수신기를 제공하는 것이다.

본 발명의 특정 목적은 AM스테레오 수신기의 사용에 적합한 톤 검출기를 제공하는 것이다.

본 발명의 또다른 목적은 스테레오 신호의 조기 "비 검출"의 능력을 제공하는 것이다.

상기 목적은 예정된 저 주파수의 한 신호를 수신하기 위한 회로에서 얻어진다. 수신된 신호는 예정된 주파수로부터 떨어진 주파수에서의 모든 신호들을 제거하도록 필터된다. 필터 출력은 소정의 진폭을 갖는 다수 주기가 순차로 검출될시에 하나의 출력 신호와, 다수 주기가 결여되거나 불명확한 진폭일시에 제2출력 신호를 제공하는 래칭 회로에 결합된다.

이하, 도면을 참조하면 본 발명을 더욱 상세히 설명하기로 한다.

제1도의 블록 구성도에 있어서, 입력단자(11)에서 대역 통과 필터(10)로의 입력은 보통 광 대역 주파수가 된다. 입력 단자(11)는 RF단, 믹서, IF단 및 검파기를 표시하여, 필터(10)로의 입력 신호는 오디오 신호가 된다. 대부분의 응용에서 상기 주파수는 어떤 제어 목적을 위하여 검출하는 데에 바람직한 하나의 특정 주파수를 포함하는 오디오 주파수이다. 하나의 특정 응용에서는 파일롯 톤이 수신된 스테레오 신호내에 포함된 AM스테레오 수신기에 대해 설명될 것이나 본 발명이 여기에 국한되는 것은 아니다. 사실상, 소정의 장치는 수신된 신호의 단일 주파수를 검출하는 것 뿐만 아니라, 잘못된 검출 신호를 방지하고, 단일 주파수가 특정기간중에 나타나지 않거나 없어질 시를 검출한다.

필터(10)는 양호하게 저역 및 고역 통과 또는 광 대역 통과 필터 등이 특정 응용에 사용되어질 수 있더라도 협대역 통과 필터이다. 필터(10)의 출력은 두개의 비교기(12, 14)에 개별적으로 결합된다. 비교기(12)의 출력은 래치(16)의 "리셋"입력 및 시프트 레지스터(18)에 결합된다. 비교기(14)의 출력은 래치(16)의 "셋트"입력에 결합된다. 래치(16)의 출력은 또한 레지스터(18)에 결합되며, 레지스터 출력은 두개의 논리 게이트, 앤드 게이트(20) 및 노어 게이트(22)에 병렬로 결합된다. 레지스터(18)의 적어도 하나의 출력은 제2도의 설명과 같이 주사기(23)에 결합된다. 앤드 게이트(20) 출력은 래치(24)의 "셋트"입력에 결합되며, 노어 게이트(22) 출력은 "리셋"입력에 결합된다. 래치(24)의 출력은 외부 회로(제4도 참조)가 신호 검출을 할지라도 출력 단자(26)를 통해 외부 회로에 결합된다.

제2도는 제1도의 검출기의 논리/구성 형태를 도시하며, 제3도의 타이밍 챠트와 관련하여 설명하겠다. 상술된 바와 같이, 필터(10)의 입력(11)에서의 신호는 다수 주파수로 이루어지나, 필터 출력 신호는 필터 회로의 설계에 따라 사인파(3A)이다. 물론, 최대 진폭은 변화되고 짧은 주기동안 0으로 될 수 있다. 신호(3A)는 다른 임계전압을 갖고 있는 비교기(12, 14)에 결합된다. 비교기(12)에 대한 임계치는 0이거나 0에 가까우므로, 비교기는 근본적으로 0교차 검출기로서의 기능을 갖는다. 비교기(12)를 트리거하는 톤 주파수 근처에서 충분한 외부 신호가 존재하기 때문에, 비교기의 출력 3B는 톤 주파수에서 완전한 정규 구형파로 된다. 신호(3B)는 래치(16)에 대해서 리셋 신호로서 구동하며 또한 시프트 레지스터(18)용 클럭 입력으로서 구동한다.

비교기(14)에 대한 임계치는 양호하게도 라인(27)(제3도)으로 표시된 바와 같이 톤 신호의 기대된 최저 피크 진폭보다 약간 낮은 어떤 포인트에서 셋된다. 그러므로 비교기(14)의 출력 펄스 3C는 3B의 구형 펄스보다 폭이 좁아질 것이다. 그때 래치(16)는 3C의 선단변에 의하여 셋되어, 3B의 선단변에 의하여 리셋된다.

래치(16) 출력(3D)은 시프트 레지스터(18)의 "데이타"입력에 결합된다. 라인(3E)은 도면의 명료화를 위하여 레지스터(18)의 단지 세개 병렬 출력만을 도시하고 있으나, 더욱 많은 출력, 예를 들어 5이나 6개가 적정 실시예로서 사용될 수도 있다. 적당한 진폭과 주파수를 갖는 신호의 제1검출에서, "1"은 래치(16)에서 시프트 레지스터에 결합되며, 그리고 클럭 인(clock in)이 되면, "1"은 0-0-1의 출력에 대한 레지스터의 Q₀출력에서 나타난다. 제2 및 제3연속 검출에서, 레지스터 출력은 제각기 0-1-1 및 1-1-1이 된다. 제3검출에서 AND 게이트(20)으로의 모든 입력은 1이 되므로, 하나의 1은 래치(24)의 셋 입력에 결합되고 단자(26)에서의 래치 출력은 3F에서 도시된 바와 같이 1이 된다.

래치(24)가 래치된 후에, 톤 신호중의 하나의 주기가 없거나 또는 너무 낮은 값(주기(28)에서와 같이)이 되는 경우, 3C의 하나의 펄스는 없어질 것이며, 그리고 레지스터(18) 출력은 1-1-0이 되어지나, 래치(24)는 래치된 상태로 머무를 것이다. 그러나 만약 3C의 세개 펄스가 주기(30)에서와 같이 없거나 또는 너무 낮아지면, 시프트 레지스터 출력은 0-0-0이 될 것이다. 시프트 레지스터 출력이 노어 게이트(22)입력이므로, 노어 게이트는 래치(24)를 리셋하며, 래치 출력을 0으로 되게 하는 하나의 1을 출력할 것이다. 이후에 래치(24) 출력(3F)은 세개의 연속 주기가 필터 출력 신호(3A)에서 검출될때까지 "0"으로 유지된다. 앤드 게이트(20)와 노어 게이트(22)가 동일 갯수의 입력을 가질 필요가 없으므로, 다시말하자면, 래치(24)를 셋하는데 요구되는 다수의 연속 주기 의래치(24)를 리셋하도록 필요한 동일 갯수의 없는 주기가 될 필요는 없다, 필터 회로(10)가 없이는 장치내에 콘덴서가 없으므로 대규모 IC의 일부분으로서 또는 하나의 집적 회로로서 설비하기가 대단히 용이하다.

주지된 바와 같이, 현재 많은 수신기 설게에 있어서는 필요한 대역에 걸쳐서 주사하여 적당한 신호가 검출된 경우 정지되는 기능의 "주사기" 또는 "주시"동조기의 형태를 포함한다. 만약 어떤 신호용으로만, 즉 스테레오 신호들에서만 정지하는 것이 필요하다면 제1도 및 제2도 회로는 단자(26)에서 신호를 활용함에 의하여 이러한 기능을 제공할 수 있다. 그러나 만약 다중 검파보다 더욱 빠르게 대역을 주사하는 것이 필요하다면, 보다 짧은 지연 또는 보다 빠른 주사를 제공하도록 하나 이상의 레지스터 출력 또는 레지스터(18)의 Q₀에서의 신호를 활용하는 것도 가능하다. 바꾸어 말하면, 만약 Q₀에서 또는 Q₀및 Q₁에서의 신호가 0이라면, 수신된 신호는 대부분 바람직한 신호가 아니나 만약 Q₀에서의 신호가 1이면, 주사 회로들은 수신된 신호가 필요한 형태의 신호(즉, 스테레오)신호가 됨을 인지하며, 래치(24)에서 스테레오 검출 신호가 얻어지도록 충분히 길게 주사를 정지한다. 만약 래치(24)가 시간의 적당한 주기에서 래치되지 않는다면, 주사는 통상적으로 재개될 것이다.

본 발명의 적당한 실시에 있어서, 검출된 톤은 낮은 오디오 주파수 또는 가청 주파수가 이하의 주파수(20 내지 25H_Z)정도이고, 상기 주파수는 AM스테레오 전송의 차(L-R)채널에 부가된다. 제4도에서 도시된 수신기는 미합중국 특허 제4, 192, 968호의 수신기와 유사하다. 이러한 수신기는 (1+L+R) cos

형의 AM스테레오 신호를 수신하도록 설계되어졌다. 여기서

는 arc tan[(L-R)/(1+L+R)]이다. 본 발명의 수신기에서, 또한 차 채널에서의 신호가 스테레오 존재 신호(SP)를 포함하는 스테레오 신호를 수신하기 위하여 예비되며, 여기서

는 arc tan[(L-R+SP)/(1+L+R)]이다. 안테나(32)에서 수신된 신호는 RF단(34)과 IF(36)에서 보통 형태로 처리되며, 그리고 중간 주파수 신호가 포락선 검출기(38)에 결합된다. 검출기(38)의 출력(L+R)은 매트릭스 회로인 스테레오 디코더(40)에 결합된다. 또한 IF신호는 동기 검출기(42)에 결합되며, 검출기(42)의 출력은 (L-R+SP) cos

가 되며, 그리고 IF신호는 또한 출력이 수신된 신호(cos wct+

)의 위상 변조만을 포함하는 리미터(44)에 결합된다. 리미터 출력은 위상 고정 루프(46)와 코사인 위상 검출기(48)에 결합된다. PLL(46) 출력(cos wct)은 코사인 위상 검출기(48)에 결합되며, 그리고 검출기(48) 출력(cos

)은 계산기(50)에 결합되며, 상기 제산기는 동기 검출기 출력(L-R+SP) cos

으로 제산한다. 제산기(50)출력은(L-S+SP)로 되며, 그리고 스테레오 존재 톤의 저 주파수가 가청단들을 통하여 디코더(40)에 결합되고, 바람직하다면 스피커를 포함하므로, 상기 신호는 모노/스테레오 스위칭회로(52)를 통하여 디코더(40)에 결합된다. 선택적으로, SP신호는 필요하다면 L-R채널로부터 트랩(trap)되어지거나 여파되어질 수 있다.

또한 제산기 출력(L-R+SP)은 대역 통과 필터(10)에 결합되며, 여파된 출력은 래치 회로(60)에 결합되고, 상기 래치 회로는 비교기(12, 14), 래치(16, 24), 시프트 레지스터(18) 및 게이트(20, 22)를 포함한다. 단자(26)에서의 래치 회로 출력(3F)은 스테레오 신호의 수신 가시 표시용으로 표시기(62)에 공급되며 또한, 모노/스테레오 모드 스위치(52)에 공급된다. 보통, L-R 정보가 수신되지 않을 때, 매트릭스로 부터 차이신호를 분리하는것이 바람직스럽다. 스위치(52)는 간단한 전압 제어 스위칭 트랜지스터이거나 더욱 복잡한 회로이다.

그러므로, 가변 진폭과 주파수를 갖는 신호들의 그룹내에서 하나의 신호를 검출하기 위한 회로를 도시하거나 설명하고 있다. 이러한 회로는 하나의 신호의 예정된 수의 주기가 검출될 경우 래치되는 데, 여기서 각 주기는 적당한 진폭을 가지며, 상기 회로는 예정된 수의 연속 주기가 적당한 진폭보다 적을 시에만 래치되지 않는다. 이러한 회로에서 잘목된 톤 검출의 가능성이 배재되어진다. 도시된 회로의 다른 변형 및 변경이 가능하며 그리고 본 발명의 정신 및 범위내에서 이러한 것이 가능하다.

Claims

제1(A) 및 제2(B) 통보(intelligencc)신호의 합에 비례하는 신호 정보에 따라 진폭 변조되고, SP가 스테레오 존재 표시기 신호의 진폭인 A-B+SP에 비례하는 신호 정보에 따라 위상 변조되는 반송파를 수신하기 위한 수신기에 있어서, 변조된 반송파를 선택적으로 수신하기 위한 수단(12, 14)과, 수신된 반송파를 한 중간 주파수로 변환하기 위한 수단(16) ; 제1 및 제2통보 신호와 거의 동등한 출력 신호를 제공하기 위해 상기 변환 수단에 결합된 디코딩 회로(38, 40, 42, 44, 48, 50), 상기 스테레오 존재 표시기 신호의 주파수 근처의 상기 신호만을 출력하기 위해 상기 변환 수단에 결합된 필터 수단(10) ; 필터수단에 결합되고, 각 검출된 주기의 피크 진폭을 결정하기 위한 비교기 수단, 비교기 수단에 결합된 시프트 레지스터 수단 및 시프트 레지스터 수단에 결합된 논리 수단을 포함하는데, 상기 논리 수단을 적어도 예정된 피크 진폭을 갖는 상기 신호 주파수의 제1예정된 수의 연속 주기의 수신에만 응답하는 제1출력 신호와, 예정된 피크 진폭보다 더 작은 절대치를 갖는 상기 신호 주파수의 제2예정된 수의 연속 주기의 수신에만 응답하는 제2출력 신호를 제공하는 래칭 수단(60) 및, 래칭 수단 출력과, 제1 및 제2래칭 수단 출력 신호에 제각기 응답하는 스테레오 및 단청 모드에서 수신기 동작을 인에이블하기 위한 디코딩 회로에 결합된 스위칭 수단(52)을 조합하여 구성되는 것을 특징으로 하는 수신기.
예정된 주파수의 한 신호를 포함하는 신호를 수신하기 위한 입력 수단(11), 예정된 주파수 근처에서 상기 수신된 신호만을 출력하기 위해 상기 입력 수단에 결합된 필터 수단(10), 필터 수단에 결합되고, 각 검출된 주기의 피크 진폭을 결정하기 위한 비교기 수단, 비교기 수단에 결합된 시프트 레지스터 수단 및 시프트 레지스터 수단에 결합된 논리 수단을 포함하는데, 상기 논리 수단은 적어도 예정된 예정된 피크 진폭을 갖는 상기 신호 주파수의 제1예정된 수의 연속 주기의 수신에만 응답하는 제1출력 신호와, 예정된 피크 진폭보다 더 작은 절대치를 갖는 상기 신호 주파수의 제2예정된 수의 연속주기의 수신에만 응답하는 제2출력 신호를 제공하는 래칭 수단 및 , 래칭 수단에 결합되고, 제1 및 제2출력 신호에 응답하는 수단을 구비하는 것을 특징으로 하는 톤 검출기 수단.