KR880000515Y1 - Switching signal control circuit - Google Patents

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KR880000515Y1
KR880000515Y1 KR2019850006803U KR850006803U KR880000515Y1 KR 880000515 Y1 KR880000515 Y1 KR 880000515Y1 KR 2019850006803 U KR2019850006803 U KR 2019850006803U KR 850006803 U KR850006803 U KR 850006803U KR 880000515 Y1 KR880000515 Y1 KR 880000515Y1
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박홍서
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주식회사 금성사
허신구
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors

Abstract

내용 없음.No content.

Description

스위칭 신호 제어 장치Switching signal controller

제1도는 본 고안 장치의 회로도.1 is a circuit diagram of the device of the present invention.

제2(a) 도-제2(e)도는 본 고안 장치의 작동을 설명하기 위한 파형도.2 (a) to 2 (e) is a waveform diagram for explaining the operation of the device.

본 고안은 소정 암호 입력 펄스열이 입력됨에 의하여 스위칭 회로를 자동으로 온/오프 하기위한 회로에 관한 것으로서 특히 비상 경보용 수신기에 있어 하나의 부호 코드로서 2개의 신호 라인을 정확하게 제어하기 위한 신호 제어 장치에 관한 것이다.The present invention relates to a circuit for automatically turning on / off a switching circuit by inputting a predetermined cipher input pulse string, and more particularly, to a signal control apparatus for accurately controlling two signal lines as one code code in a receiver for an emergency alert. It is about.

종래에는 비상 경보용 수신기로서 페이져(pager)와같이 고정된 특징 주파수에만 응답하여 사전에 약속된 편화번호를 통하여 비상 내용을 확인 하였으나 특수 신분을 갖는 자들에게 고정된 특정 주파수로만 연락한다는 것은 비밀 안보에 문제가 있게 된다.Conventionally, as an emergency alert receiver, the emergency contents are confirmed through a preset number in response to a fixed feature frequency, such as a pager, but it is secret secret to contact only those who have a special identity at a fixed specific frequency. There is a problem.

더우기 비밀 경보용 수신기로서의 페이져는 긴급 상황 내용을 직접적으로 수신자에게 편달할 수가 없게되어 수신자가 별도로 전화를 걸어야만 하는 단점이 있고 특히 이과정에서 수신자의 수신 위치에 따라서 즉 전화기와 수신자가 멀리 떨어져 있는 경우 시간적 소모가 크게 되어 긴급 상황에 대처할 수 없게되는 단점이 있다.Furthermore, the pager as a receiver for secret alerts has the disadvantage that the receiver cannot dial the emergency contents directly and the receiver has to make a separate call. In this case, there is a disadvantage in that time consumption becomes large and it is impossible to cope with an emergency situation.

본 고안은 이러한 종래의 단점을 해결하기 위하여 일반 라디오 방송의 수신 능력이 있는 라디오 등과 같은 수신기에 게수부, AND게이트. 지연부 및 제어부로 된 스위칭 신호 제어장치를 설치하여 특정 수신자에게만 설정된 암호 펄스 신호가 수신기에 수신되면 스위칭 신호 제어장치가 작동되어 스위칭 제어 신호를 발생신키므로서 수신기가 수신자에게 비밀 방송을 할 수 있는 스위칭 신호 제어장치를 제공하는 것을 목적으로 하며 이하 첨부된 도면을 참조하면서 본 고안의 구성 및 작용 효과를 설명하면 다음과 같다.The present invention is a receiver, AND gate to a receiver such as a radio having a reception capability of a general radio broadcast in order to solve this conventional disadvantage. When the receiver receives a cryptographic pulse signal set only for a specific receiver by installing a switching signal control device composed of a delay unit and a control unit, the switching signal controller operates to generate a switching control signal, thereby allowing the receiver to broadcast a secret broadcast to the receiver. An object of the present invention is to provide a switching signal control device, and the configuration and operation effects of the present invention will be described below with reference to the accompanying drawings.

우선 제 1 도를 참조하면 본 고안의 구성은 입력(A)을 D플립플롭(1, 2, 3)으로 구성된 계수부(가)의 플립플롭(1)의 클롭 입력에 연결하고, AND게이트(4)의 입력은 D플립플롭(1, 2, 3)의 출력(,, Q)에 각각 연결하며, AND게이트(5)의 입력은 D플립플롭(1, 2, 3)의 출력(Q,,)에 연결하고, AND게이트(4, 5)의 출력은 플립플롭(6, 7)로 구성된 지연부(나)의 플립플롭(6, 7)의 각각 클록입력에 연결하며, D플립플롭(6)의 출력(Q)은 제어부(다)의 버퍼(8)와 AND게이트(9) 및 익스클루시브 NOR게이트(10)의 일측입력에 연결하고, D플립플롭(7)의 출력(Q)은 제어부(다)의 익스클루시브 NOR게이트(10)의 입력과 출력단자(ST)에 연결하며, 익스클루시브 NOR게이트(10)의 출력은 AND게이트(9)의 타측입력, OR게이트(11)의 일측입력 및 D플립플롭(6)의 클리어단자(CLR)에 연결하고, AND게이트(9)의 출력은 플립플롭(7)의 클리어 단자(CLR)에 연결하며, 버퍼(8)의 출력은 OR게이트(11)의 타측입력에 연걸하여 OR게이트(11)의 출력을 출력단자(ED)에 연결하여 된 것이다.First, referring to FIG. 1, the configuration of the present invention connects the input A to the clip input of the flip-flop 1 of the counting unit A consisting of the D flip-flops 1, 2, and 3, and the AND gate ( The input of 4) is the output of the D flip-flops (1, 2, 3) , , Q), and the input of the AND gate 5 is the output of the D flip-flops (1, 2, 3) (Q, , ), And the outputs of the AND gates 4 and 5 are connected to the clock inputs of the flip-flops 6 and 7 of the delay unit (I) composed of the flip-flops 6 and 7, respectively, and the D flip-flop 6 Output Q is connected to one side input of the buffer 8 of the controller C and the AND gate 9 and the exclusive NOR gate 10, and the output Q of the D flip-flop 7 is It is connected to the input and output terminal ST of the exclusive NOR gate 10 of the control unit (C), and the output of the exclusive NOR gate 10 is the other input of the AND gate 9 and the OR gate 11. One side of the input and the clear terminal (CLR) of the D flip-flop (6), the output of the AND gate (9) is connected to the clear terminal (CLR) of the flip-flop (7), the output of the buffer (8) The output of the OR gate 11 is connected to the output terminal ED by connecting to the other input of the OR gate 11.

이러한 구성의 작용효과는 제2(a)도-제2(e)도를 참조하여 설명하면, 입력(A)에 제2(a)도와 같은 소정 암호 펄스 신호가 입력으로 인가되면 게수부(가)의 구성에 의하여 AND게이트(4)에서는 연속하이 펄스 신호가 4번째 돌이오는 경우와 이후 8번째의 하이펄스 신호마다 제 2(b)도와같이 "하이"의 출력이 나오며 AND게이트(5)는 연속하여 하이펄스 신호가 7번째 입력되므로서 제 2(c)도와같이 "하이"의 출력이 나타난다.The operation and effect of this configuration will be described with reference to FIGS. 2 (a) to 2 (e). When a predetermined encryption pulse signal such as the second (a) is applied to the input A, In the AND gate 4, the output of " high " is output as shown in FIG. 2 (b) in the case where the continuous high pulse signal comes the fourth time and after every eighth high pulse signal. As the high pulse signal is input seventh in succession, an output of "high" appears as shown in FIG. 2 (c).

AND게이트(4)의 출력이 "하이"가 되면 플립플롭(6)의 출력(Q)은 "하이"가 되면서 OR게이트(11)의 출력이 "하이"로 나타난다.When the output of the AND gate 4 becomes "high", the output Q of the flip-flop 6 becomes "high" and the output of the OR gate 11 appears as "high".

동시에 플립플롭(6)의 출력(Q)은 익스클루시브 OR게이트(10)의 입측 입력에 인가된다. 그리고 플립플롭(7)의 출력(Q)이 초기상태에 "로우"가 되므로 출력(ST)은 제2(e) 도와 같이 로우가 됨과 동시에 익스클루시브 NOR게이트(10)의 타측입력은 "로우"가 되여 출력은 "로우"상태가 된다.At the same time, the output Q of the flip-flop 6 is applied to the inlet input of the exclusive OR gate 10. In addition, since the output Q of the flip-flop 7 becomes "low" in the initial state, the output ST becomes low as the second (e) degree and the other input of the exclusive NOR gate 10 is "low". ", The output goes to the" low "state.

따라서 플립플롭(6)의 클리어단자(CLR)에 로우가 인가된다.Therefore, a row is applied to the clear terminal CLR of the flip-flop 6.

이상태에서 다시 AND게이트(4)의 출력이 "로우"로 되면(AND게이트(5)의 출력은 계속 "로우"상태임) 플롭플롭(6)의 출력이 "로우"로 변환되면서 익스클루시브 NOR게이트(10)의 일측입력이 "로우"가 되고 타측 입력은 플립플롭(7)의 출력 "로우"가 연속 입력되어 그 출력은 "하이"로 변환되므로 OR게이트(11)의 출력이 되논 출력단자(ED)는 제 2(d)도와 같이 "하이"상태를 계속 유지한다.In this state, if the output of the AND gate 4 becomes "low" again (the output of the AND gate 5 continues to be "low" state), the output of the flop flop 6 is changed to "low" and the exclusive NOR The output terminal of the OR gate 11 becomes the output of the OR gate 11 because one side input of the gate 10 becomes "low" and the other input has a continuous input of the output "low" of the flip-flop 7 and its output is converted into "high". ED continues to be in a "high" state as shown in FIG. 2 (d).

따라서 AND게이트(9)의 출력단자는"하이"상태가 되어 플립플롭(7)의 클리어단자(7)에 하이 입력이 인가되므로 플립플롭(7)은 입력을 대기하는 상태가 된다.Therefore, the output terminal of the AND gate 9 is in the "high" state, and a high input is applied to the clear terminal 7 of the flip-flop 7, so that the flip-flop 7 is in a state of waiting for an input.

다음에 AND게이트(4)의 출력은 "로우"로 유지되면서 AND게이트(5)의 출력이 "하이"로 변환되는데 이때에는 플립플롭(7)의 출력(Q)이 연결된 출력단자(ST)가 제 2(e) 도와 같이 "하이"로 되면서 익스클루시브 NOR게이트(10)의 입력에 "하이"가 인가되므로 그 출력은 "로우"가되고 플립플롭(6)의 출력(Q)의 출력은 "로우"이므로 OR게이트(11)의 출력이 연결된 출력단자(ED)는 제 2(d)도와 같이 "로우"로 변환된다.Next, while the output of the AND gate 4 remains "low", the output of the AND gate 5 is converted to "high". At this time, the output terminal ST to which the output Q of the flip-flop 7 is connected is As shown in the second (e) diagram, "high" is applied to the input of the exclusive NOR gate 10 while the output becomes "low" and the output of the output Q of the flip-flop 6 Since it is "low", the output terminal ED to which the output of the OR gate 11 is connected is converted to "low" as shown in FIG. 2 (d).

이후 제 2(b)도와 같이 AND게이트(5)의 출력이 "로우"로 되어도 플립플롭(7)의 출력(Q)은 "하이"상태를 유지하여 출력단자(ED, ST)의 변화는 없다.Thereafter, even when the output of the AND gate 5 is "low" as shown in FIG. 2 (b), the output Q of the flip-flop 7 remains "high" so that the output terminals ED and ST do not change. .

이후 AND게이트(4)의 출력이 하이가 되면 플립플롭(6)의 출력(Q)이 하이로 되고 이에 따라서 AND게이브(9)의 출력이 "로우"로 변환되므로 플립플롭(7)의 출력(Q)은 "로우"로 된다.After that, when the output of the AND gate 4 becomes high, the output Q of the flip-flop 6 becomes high and accordingly, the output of the AND gate 9 is converted to "low", so that the output of the flip-flop 7 ( Q) becomes "low".

동시에 익스클루시브 NOR게이트(10)의 입력들은 "하이"와 "로우"상태가 되어 그 출력은 "로우"로 되어 플립플롭(6)의 소거입력(CLR)은 로우 상태가 되므로 플립플롭(6)의 출력(Q)은 "하이"상태를 유지한다. 이상태에서 AND게이트(4)의 출력이 "로우"로 되면 플립플롭(6)의 출력(Q)은 "로우"상태가 되므로 익수클루시브 NOR게이트(10)의 입력들은 "로우"와 "로우"가 되어 그 출력은 "하이"가 되므로 OR게이트(11)의 입력은 플립플롭(6)의 출력(Q)인 "로우"와 익스클루시브 NOR게이트(10)의 출력 "하이"가 되므로 결국 OR게이트(11)의 출력은 "하이"가 되어 출력단자(ED)에는 "하이" 출력이 유지된다. 따라서 제 2(b)도를 참조하면 AND게이트(4)의 출력은 제 2(a)도와 같은 입력(A)펄스의 4번째 펄스와 12번째 펄스에서 출력이 "하이"가 되는 것임을 도시하고 있다.At the same time, the inputs of the exclusive NOR gate 10 become "high" and "low" states, and their outputs become "low", so that the erase input CLR of the flip-flop 6 goes low, so the flip-flop 6 Output Q remains " high ". In this state, when the output of the AND gate 4 is "low", the output Q of the flip-flop 6 is in the "low" state, so the inputs of the submersible NOR gate 10 are "low" and "low". Since the output becomes "high", the input of the OR gate 11 becomes "low" which is the output Q of the flip-flop 6 and the output "high" of the exclusive NOR gate 10, and thus is OR. The output of the gate 11 becomes "high" and the "high" output is maintained at the output terminal ED. Therefore, referring to FIG. 2 (b), the output of the AND gate 4 shows that the output is "high" at the 4th and 12th pulses of the input (A) pulse as shown in FIG. 2 (a). .

이것은 계수부(가)의 8진계수 특성에 기인하여 이루어지는 것이다.This is done due to the octal coefficient characteristic of the counter part (a).

이상에서 설명된 바와같이 본 고안에 의하면 소정 시간 연속되는 연속암호 입력 펄스열이 입력될때 소정의 일정주기로 스위칭회로를 자동으로 온 또는 오프하게 되는 것이므로 하나의 부호 코드들로서 2개의 신호 타인(EDST)을 정확하게 제어할 수 있는 것이다.As described above, the present invention automatically turns the switching circuit on or off at a predetermined period when a continuous code input pulse string is input for a predetermined time, so that two signal tines (EDST) are precisely represented as one code codes. It can be controlled.

Claims (1)

입력(A)을 D플립플롭(1, 2, 3)으로 구성된 계수부 (가)의 플립플롭(1)의 클롭입력에 연결하고, AND게이트(4)의 입력은 D플립플롭(1, 2, 3)의 출력(,,)에 각각 연결하며, AND게이트(5)의 입력은 D플립플롭(1, 2, 3)의 출력(,,)에 연결하고, AND게이트(4, 5)의 출력은 플립플롭(6, 7)로 구성된 지연부 (나)의 플립플롭(6, 7)의 각각 클록입력에 연결하며, D플립플롭(6)의 출력(Q)은 제어부(다)의 버퍼(8)와 AND게이트(9) 및 익스클루시브 NOR게이트(10)의 일측 입력에 연결하고, D플립플롭(6)의 출력(Q)은 제어부(다)의 익스클루시브 NOR게이트(10)의 입력과 출력단자(ST)에 연결하며 익스클루시브 NOR게이트(10)의 출력은 AND게이트(9)의 타측입력, OR게이트(11)의 일측입력 및 D플립플롭(6)의 클리이단자(CLR)에 연결하고, AND게이트(9)의 출력은 플립플롭(7)의 클리이단자(CLR)에 연결하며, 버퍼(8)의 출력은 OR게이트(11)의 타측 입력에 연결하여 OR게이트(11)의 출력을 출력단자(ED)에 연결하여 된 스위칭 신호 제어장치.The input A is connected to the clip input of the flip-flop 1 of the counting unit (a) consisting of the D flip-flops 1, 2, and 3, and the input of the AND gate 4 is the D flip-flop 1, 2 , 3) , , ), And the input of the AND gate (5) is the output of the D flip-flop (1, 2, 3) , , ), And the outputs of the AND gates 4 and 5 are respectively connected to the clock inputs of the flip-flops 6 and 7 of the delay unit (I) consisting of the flip-flops 6 and 7, and the D flip-flop 6 Output Q is connected to the buffer 8 of the controller (C) and the input of one side of the AND gate 9 and the exclusive NOR gate 10, and the output Q of the D flip-flop 6 is It is connected to the input and output terminal ST of the exclusive NOR gate 10 of the control unit C. The output of the exclusive NOR gate 10 is connected to the other input of the AND gate 9 and the OR gate 11. One input and the CCL terminal of the D flip-flop 6 are connected, the output of the AND gate 9 is connected to the CLE terminal of the flip-flop 7, and the output of the buffer 8 is OR Switching signal control device that is connected to the other input of the gate 11 and the output of the OR gate 11 to the output terminal (ED).
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