Claims (11)
주어진 주파수에서 발생하는 반송파 신호의 존재를 검출하는 디지탈 신호 처리 장치에 있어서, 상기 반송파 신호 주파수의 곱인 비율에서 발생하는 펄스화된 클럭 신호의 소스(62)와, 상기 반송파 신호가 "하이"일때 상기 클럭 펄스를 계수하는 제 1 수단(30)으로서 이 제 1 계수수단은 어떤 상한을 가지며 ; 상기 반송파 신호가 "로우"일때 상기 클럭 펄스를 계수하는 제 2 수단(50)으로서 이 제 2 계수수단은 다른 상한을 가지며 ; 상기 반송파 신호의 포락선을 표시하는 신호를 발생하기 위하여 상기 제 1 및 제 2 계수수단에 응답하여 수단(70)으로서, 상기 포락선 발생수단은 상기 제 1 또는 제 2 계수수단중 어느것이 먼저 그의 상한에 도달하는 가에 따라 제 1 및 제 2 출력신호를 발생시키고; 상기 계수수단중의 하나가 그의 상한에 도달할때 마다 상기 두 계수수단을 영으로 리셋트시키는 수단(90)을 구비한 것을 특징으로 하는 디지탈 신호 처리 장치.A digital signal processing apparatus for detecting the presence of a carrier signal occurring at a given frequency, comprising: a source 62 of a pulsed clock signal occurring at a rate multiplied by the carrier signal frequency and when the carrier signal is " high " First means 30 for counting clock pulses, the first counting means having a certain upper limit; Second means (50) for counting said clock pulses when said carrier signal is "low", said second counting means having a different upper limit; Means 70 in response to the first and second counting means for generating a signal indicative of an envelope of the carrier signal, wherein the envelope generating means first of which the first or second counting means is at its upper limit; Generating first and second output signals as they arrive; And means (90) for resetting the two counting means to zero whenever one of said counting means reaches its upper limit.
제 1 항에 있어서, 상기 제 1 계수수단이 상향-계수기로서 직렬로 접속된 제 1 복수개의 플립플롭(32), (34), (36), (38)을 포함하며 ; 상기 제 1 복수개의 플립플롭중의 제 1 플립플롭(32)이 토글 플립플롭의 토글 입력에 인가되는 상기 반송파 신호와 그의 클럭 입력에 인가된 상기 클럭 신호를 가진 토글 플립플롭이며; 상기의 최종 플립플롭(38)은 상기 리셋팅 수단(90)과 상기 포락선 발생수단(70)의 각 입력에 접속시킨 것을 특징으로 하는 디지탈 신호 처리 장치.2. The apparatus according to claim 1, wherein said first counting means comprises a first plurality of flip-flops (32), (34), (36), (38) connected in series as an up-counter; A first flip-flop (32) of the first plurality of flip-flops is a toggle flip-flop having the carrier signal applied to the toggle input of the toggle flip-flop and the clock signal applied to its clock input; And the final flip-flop (38) is connected to each input of the resetting means (90) and the envelope generating means (70).
제 2 항에 있어서, 상기 제 2 계수수단(50)이 상향-계수기처럼 직렬로 서로 접속된 제 2 복수개의 플립플롭(52), (54), (56), (58)을 포함하며 ; 상기 복수개의 플립플롭의 최초의 플립플롭(52)이 그의 토글 입력에 인가되는 상기 반송파 신호의 반전된 값을 갖는 토글 플립플롭이며 상기 클럭 신호로 그의 클럭 입력에 인가되고 ; 상기 제 2 복수개의 플립플롭의 최종 플립플롭(60)이 상기 포락선 발생수단과 상기 리셋팅 수단의 각 입력에 접속된 것을 특징으로 하는 디지탈 신호 처리 장치.3. The apparatus according to claim 2, wherein said second counting means (50) comprises a second plurality of flip-flops (52), (54), (56), (58) connected in series to each other like an up-counter; The first flip-flop 52 of the plurality of flip-flops is a toggle flip-flop having an inverted value of the carrier signal applied to its toggle input and is applied as its clock signal to its clock input; And a final flip-flop (60) of said second plurality of flip-flops is connected to each input of said envelope generating means and said resetting means.
제 3 항에 있어서, 상기 제 1 계수수단(30)이 4개의 플립플롭으로 된 한 셋트를 갖는 4-단 계수기이며 ; 상기 제 2 계수수단(50)은 5개의 플립플롭으로 된 한 셋트를 갖는 5-단 계수기이고 ; 상기 제 1 및 제 2 계수수단의 상기 상한이 각각 8과 16인 것을 특징으로 하는 디지탈 신호 처리 장치.4. A counter according to claim 3, wherein said first counting means (30) is a four-stage counter having a set of four flip flops; The second counting means 50 is a five-stage counter having a set of five flip-flops; And said upper limit of said first and second counting means is 8 and 16, respectively.
제 1 항에 있어서, 상기 포락선 발생수단(70)이 그외 셋트 및 리셋트 입력에 인가되는 제 1 및 제 2 계수수단의 출력을 갖는 셋트/리셋트 플립플롭을 포함하는 것을 특징으로 하는 디지탈 신호 처리 장치.2. Digital signal processing according to claim 1, characterized in that the envelope generating means (70) comprises a set / reset flip-flop having an output of the first and second counting means applied to the other set and reset inputs. Device.
제 1 항에 있어서, 상기 리셋팅 수단이 ; 각 입력에 인가되는 상기 제 1 및 제 2계수수단의 출력을 갖는 2-입력 OR게이트(100)와 ; 그의 D-입력에 접속된 상기 OR게이트의 출력을 가지며, 또한 그의 클럭 입력에 접속된 상기 클럭 신호를 가지는 D-형 플립플롭(110)을 포함하고, 상기 D-형 플립플롭의 출력이 상기 제 1 및 제 2 계수수단의 각 리셋트 입력에 인가되도록 구성된 것을 특징으로 하는 디지탈 신호 처리 장치.2. The apparatus according to claim 1, wherein said resetting means; A two-input OR gate 100 having outputs of the first and second counting means applied to each input; A D-type flip-flop 110 having an output of the OR gate connected to its D-input, and having the clock signal connected to its clock input, wherein the output of the D-type flip-flop is And a digital signal processing device configured to be applied to each reset input of the first and second counting means.
제 6 항에 있어서, 상기 클럭 신호의 반전된 입력이 상기 D-형 플립플롭의 상기 클럭 입력에 공급되는 것을 특징으로 하는 디지탈 신호 처리 장치.7. The digital signal processing apparatus of claim 6, wherein an inverted input of the clock signal is supplied to the clock input of the D-type flip-flop.
제 1 항에 있어서, 상기 반송파 신호 비율이 56.875KHz인 것을 특징으로 하는 디지탈 신호 처리 장치.The digital signal processing apparatus according to claim 1, wherein the carrier signal ratio is 56.875 KHz.
제 8 항에 있어서, 상기 클럭 펄스 비율이 250KHz인 것을 특징으로 하는 디지탈 신호 처리 장치.The digital signal processing apparatus according to claim 8, wherein the clock pulse rate is 250 KHz.
제 1 항에 있어서, 상기 클럭 펄스 비율이 상기 반송파 신호 비율의 약 4배인 것을 특징으로 하는 디지탈 신호 처리 장치.The digital signal processing apparatus of claim 1, wherein the clock pulse rate is about four times the carrier signal rate.
제 1항에 있어서, 2-입력 비교기(20)를 포함하고 ; 상비 반송파 신호가 상기 비교기의 제 1 입력에 인가되며 ; 임계 전압이 상기 비교기의 제 2 입력에 공급되며 ; 상기 비교기의 출력이 상기 제 1 및 제 2 계수수단에 접속되는 것을 특징으로 하는 디지탈 신호 처리 장치.2. The apparatus of claim 1, comprising a two-input comparator 20; A standing carrier signal is applied to a first input of said comparator; A threshold voltage is supplied to the second input of the comparator; And an output of the comparator is connected to the first and second counting means.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.