KR870000176B1 - Video signal modulating apparatus - Google Patents

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Abstract

An image signal converter guarantees high grade and high resolution without modifying the current broadcasting system. A compounded image signal from a turning component of a TV. receiver(1) is connected to a digital signal converter, and both to a memory for scanning(3) and to an A.L.M.(5). A memory for scanning is connected to a memory for delaying(4) and memory for output(7), and an A.L.U is connected to an inserted memory for isgnal processing(6). Both (6) and (7) are finally connected to an image circuit component(15) by way of a multiplexer.

Description

고해상도 텔레비젼 수상기의 영상신호 변환장치Video signal converter of high resolution television receiver

제1도는 본 발명장치의 회로도1 is a circuit diagram of an apparatus of the present invention.

제2도는 본 발명장치에서의 파형도2 is a waveform diagram of the device of the present invention.

제3도는 본 발명장치에 의한 주사선을 도시한 도면3 is a view showing a scanning line by the apparatus of the present invention.

제4도는 종래장치에 의한 주사선을 도시한 도면4 shows a scanning line by a conventional apparatus.

본 발명은 고해상도 텔레비젼 수상기에 사용되는 영상신호 변환장치에 관한 것으로서 특히 텔레비젼 수상기내에 고속작동메모리로 구성된 지연메모리가 내장된 영상신호 변환장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a video signal conversion apparatus for use in high resolution television receivers, and more particularly, to a video signal conversion apparatus incorporating a delay memory composed of a high speed operation memory in a television receiver.

현제 요구되는 고행상도, 고품위 텔레비젼 수상기는 화면상의 해상도가 매우 높은 것이며, 화면의 해상도를 높이기 위해서 화면을 형성하는 주사선수를 고밀도화하여야 하는데, 이렇게 주사선수를 고밀도화하기 위한 방식으로는 송신측의 채널당 점유 주파수 대역폭을 크게 증가시켜서 방영되는 영상의 주사선수를 증가시키는 것이 있으나, 이것은 현제 사용되고 있는 텔레비젼 방송방식 및 사용텔레비전 수상기 전체에 변형이 요구되어 현제의 텔레비전 송수신방식과 겸용으로 용될 수 없다는 결점이 있다.The high resolution and high quality television receivers currently required have very high resolution on the screen, and in order to increase the resolution of the screen, the scanning player that forms the screen must be densified. There is a drawback of increasing the scan bandwidth of the broadcasted image by greatly increasing the frequency bandwidth, but this has the drawback that it is not possible to be used in combination with the current TV transmission and reception method because a modification is required in all the television broadcasting system and the television set currently used.

따라서 본 발명의 목적은 현제의 텔레비젼 방송방식에는 변화가 없으며, 단지 텔레비젼 수상기측에서의 영상신호 변환장치를 개발하므로서 현제 사용되는 텔레비젼 송수신방식은 그대로 사용하면서도 텔레비젼 수상기의 화면을 고품위 및 고해상도로 할 수 있는 영상신호 변환장치를 제공하는 것이다.Accordingly, the object of the present invention is that there is no change in the current television broadcasting system, and only by developing the video signal conversion apparatus on the television receiver side, the image of the television receiver can be made in high quality and high resolution while using the currently used television transmission / reception system as it is. It is to provide a signal converter.

본 고안에 의하면 현제 국내에서 사용되는 텔레비젼 송수신의 NTSC방식은 하나의 화면이 525개의 주사선으로 이루어지고 있으므로 주사선수를 2배로 하면 현제 방영되고 있는 영상은 2배의 해상도로 시청할 수 있게 된다는 것에 착안점을 두어 525개의 주사선마다 일련의 어드레스를 주고 첫번째 주사선과 두번째 주사선의 합성신호에서 첫번째와 두번째 주사선 사이에 내삽될 새로운 주사선을 발생시켜, 첫번째 주사선신호와 새로운 내삽주사선을 하나의 주사선 주기동안에 주사시키도록 한 것으로서, 첨부된 도면을 참조하여 본 발명의 구성을 설명하면, 텔레비젼 수상기의 튜너회로부(1)에서의 복합 영상신호 출력을 아날로그디지탈 신호변환부(2)에 연결하고, 아날로그 디지탈신호 변환부(2)의 출력을 주사선메모리(3)와 산술논리회로(5)에 연결하며, 주사선 메모리(3)의 출력을 지연메모리(4)와 출력메모리(7)에 연결하고, 산술논리회로(5)의 출력을 내삽신호 메모리(6)에 연결시키고 출력메모리(7)의 출력과 내삽신호 메모리(6)가 연결된 출력 메모리(8)의 출력 및 동기신호발생기(9)의 출력을 멀티플렉서(10)에 연결하여서, 멀티플렉서(10)의 출력을 디지탈-아날로그 신호변환기(11)를 통하여 공지의 영상회로부(15)에 연결하되 메모리(3,4,6,7,8)의 어드레스 지정계수기(3,4,6,7,8) 및 아날로그-디지탈신호변환부(2)와 멀티플렉서(10) 그리고 디지탈 아날로그 신호변환부(11)의 제어입력을 제어논리회로(13)의 제어출력에 연결하여 된 것이다.According to the present invention, since the NTSC method of TV transmission and reception currently used in Korea is composed of 525 scanning lines, the user can double the number of the scanning players so that the current video can be viewed at twice the resolution. A series of addresses are given every 525 scan lines and a new scan line to be interpolated between the first and second scan lines in the combined signal of the first scan line and the second scan line, so that the first scan line signal and the new interpolation scan line are scanned during one scan line period. As a configuration of the present invention with reference to the accompanying drawings, the composite video signal output from the tuner circuit unit 1 of the television receiver is connected to the analog digital signal converter 2, and the analog digital signal converter 2 ) Is connected to the scan line memory (3) and the arithmetic logic circuit (5). The output of the line memory 3 is connected to the delay memory 4 and the output memory 7, the output of the arithmetic logic circuit 5 to the interpolation signal memory 6, and the output and interpolation of the output memory 7. The output of the multiplexer 10 is known through the digital-analog signal converter 11 by connecting the output of the output memory 8 and the output of the synchronization signal generator 9 to which the signal memory 6 is connected to the multiplexer 10. Is connected to the video circuit section 15 of the memory (3, 4, 6, 7, 8) addressing counters (3, 4, 6, 7, 8), the analog-to-digital signal converter (2) and the multiplexer (10). And the control input of the digital analog signal converter 11 to the control output of the control logic circuit 13.

제1도 및 제2도를 참조하여 본 발명장치의 작용효과를 설명하면 텔레비젼 수상기의 튜너회로부(1)에서 유출된 영상출력신호(제2도 a)는 아날로그-디지탈 신호변환부(2)에 인가되어 디지탈신호는 변환된다. 디지탈신호에도 귀선기간과 주사선신호가 연이어서 존재하고 있음은 물론이다. 제1주사선 디지탈신호는 주사선 메모리(3)에 기억됨과 동시에 산술논리회로(5)에 공급된다. 그러나, 제1주사선 주기동안에는 지연메모리(4)에서의 출력이 없으므로 산술논리회로(5)의 출력은 없게 된다. 제1주사선 기간후의 제1귀선기간동안에 메모리(3)에 기억된 제1주사선신호는 지연메모리(4)로 이송되어 기억됨과 동시에 출력메모리(7)에 이송되어 기억된다. 또한 제1귀선기간동안에 메모리(3)의 기억내용이 소거된다.Referring to FIG. 1 and FIG. 2, the operation and effect of the present invention will be described. The video output signal (FIG. 2 a) flowing out of the tuner circuit 1 of the television receiver is transferred to the analog-to-digital signal converter 2; It is applied and the digital signal is converted. It goes without saying that the retrace period and the scan line signal also exist in the digital signal in succession. The first scan line digital signal is stored in the scan line memory 3 and supplied to the arithmetic logic circuit 5. However, since there is no output from the delay memory 4 during the first scan line period, there is no output of the arithmetic logic circuit 5. During the first retrace period after the first scan line period, the first scan line signal stored in the memory 3 is transferred to the delay memory 4 and stored and simultaneously transferred to the output memory 7. In addition, the stored contents of the memory 3 are erased during the first retrace period.

다음의 제2주사선신호는 메모리(3)에 기억됨과 동시에 산술논리회로(5)에 공급되며 동시에 지연메모리(4)내에 기억되었던 제1주사선신호가 산술논리회로(5)에 공급되어서, 산술논리회로에서는 제1주사선신호와 제2주사선신호를 합하여 2로 나누어 제1주사선신호와 제2주사산신호 사이에서 주사될 제1내삽주사선신호를 출력한다.The next second scan line signal is stored in the memory 3 and supplied to the arithmetic logic circuit 5, and at the same time, the first scan line signal stored in the delay memory 4 is supplied to the arithmetic logic circuit 5. The circuit outputs a first interpolation scan signal to be scanned between the first scan signal and the second scan signal by dividing the first scan signal and the second scan signal by two.

이 출력은 메모리(6)에 기억된다. 동시에 제2주사선신호주기의 후반 1/2기간동안에 메모리(7)에 기억된 제1주사선신호가 독출되어서 멀티플렉서(10)를 통하여 디지탈아날로그 신호변환기(11)에 고급된다.This output is stored in the memory 6. At the same time, during the second half of the second scan line signal period, the first scan line signal stored in the memory 7 is read out and advanced to the digital analog signal converter 11 through the multiplexer 10.

그리고 제2귀선기간동안 제2주사선신호는 메모리(3)에서 지연메모리(4)와 메모리(7)로 이송되어 기억되며, 이때의 메모리(3)의 기억내용은 소거된다. 또한 메모리(6)에 기억되었던 제1내삽 주사선신호는 메모리(8)로 이송되어 기억된다. 그 다음의 제3주사선신호는 메모리(3)에 기억됨과 동시에 산술논리회로(5)에 공급되며, 지연메모리(4)에 기억되었던 제2주사선신호가 산술논리회로(5)에 공급되어서 산술논리회로(5)는 제2주사선신호와 제3주사선신호를 합하여 2로 나누어 제2주사선과 제3주사선 사이에서 주사될 제2내삽주사선신호를 출력한다. 제2내삽주사선신호는 메모리(6)에 기억된다. 제3주사선신호주기의 전반 1/2기간동안에는 메모리(8)에 기억되었던 제1내삽주사선신호가 독출되어서 멀티플렉서(10)에 공급된다.During the second retrace period, the second scan line signal is transferred from the memory 3 to the delay memory 4 and the memory 7 and stored, and the stored contents of the memory 3 are erased. In addition, the first interpolation scan line signal stored in the memory 6 is transferred to the memory 8 and stored. The next third scan line signal is stored in the memory 3 and is supplied to the arithmetic logic circuit 5, and the second scan line signal stored in the delay memory 4 is supplied to the arithmetic logic circuit 5 to perform the arithmetic logic. The circuit 5 outputs a second interpolation scan line signal to be scanned between the second scan line and the third scan line by dividing the second scan signal and the third scan line signal by two. The second interpolation scan signal is stored in the memory 6. During the first half of the third scan signal cycle, the first interpolation scan signal stored in the memory 8 is read out and supplied to the multiplexer 10.

멀티플렉서(10)에서는 제2도 k와 같은 콜록신호가 제어논리회로(13)로부터 공급되어 제1내삽주사선신호가 디지탈아날로그 신호변환부(11)에서 아날로그 신호로 바뀌어서 영상회로부(15)에 인가된다. 그리고 제3주사선주기의 후반 1/2기간동안에는 메모리(7)에 기억되었던 제2주사선신호가 독출되어서 멀티플렉서(10)를 통하여 디지탈아날로그 신호변환기(11)에 공급된다.In the multiplexer 10, a collim signal as shown in FIG. 2 is supplied from the control logic circuit 13, and the first interpolation scan signal is converted into an analog signal by the digital analog signal conversion section 11 and applied to the image circuit section 15. . During the second half of the third scan period, the second scan signal stored in the memory 7 is read out and supplied to the digital analog signal converter 11 through the multiplexer 10.

제2주사선신호는 디지탈아날로그 신호변환기(11)에서 아날로그신호로 변화되어 영상회로부에 공급된다. 다만 제1내삽주사선신호와 제2주사선신호 사이에는 동기신호발생기(9)에서의 동기신호가 있도록 멀티플렉서(10)에서 순차 선택되는 것이다. 이후 제4주사선신호에서 n번째 주사선신호까지는 위에서 설명된 바가 반복되는 것이다. 멀티플렉서(10)의 구동신호(enable)는 제2도 l와 같고, 각 메모리(3,4,6)의 어드레스 지정개수기(3a,4a,6a)의 클록신호(ck1)는 제2도 d와 같으며, 메모리(7,8)의 어드레스 지정계수기(7a,8a)에 공급되는 클록신호(ck2)는 제2도 h와 같다. 또한 제2도 b에서 도시된 클록신호(ck0)는 아날로그-디지탈 신호변환부(2)에 공급되는 것이며, 제2도 k에 도시된 클록신호(ck3)는 디지탈아날로그 신호변환부(11)에 공급되는 것으로서 두개의 클록신호를 비교하면 클록신호(ck3)는 클록신호(ck2)의 주파수 2배로 되어 있음을 알 수 있다. 또한 메모리(3,4,6)의 구동신호(enable) 및 독출 / 기록신호(R/w)는 제2도 e, f, g와 같으며, 메모리(7,8)의 구동신호(enable) 및 독출/기록신호(R/w)는 제2도 i, j와 같다.The second scan line signal is converted into an analog signal by the digital analog signal converter 11 and supplied to the video circuit unit. However, the multiplexer 10 is sequentially selected so that there is a synchronization signal from the synchronization signal generator 9 between the first interpolation scan signal and the second scan line signal. Thereafter, the above description is repeated from the fourth scan line signal to the nth scan line signal. The drive signal (enable) of the multiplexer 10 is shown in FIG. 2, and the clock signal ck 1 of the addressing counters 3a, 4a, and 6a of each memory 3, 4, and 6 is shown in FIG. Same as d, and the clock signal ck 2 supplied to the addressing counters 7a and 8a of the memories 7 and 8 is shown in FIG. In addition, the clock signal ck 0 shown in FIG. 2 is supplied to the analog-digital signal converter 2, and the clock signal ck 3 shown in FIG. 2 is the digital analog signal converter 11 When the two clock signals are compared, the clock signal ck 3 is twice the frequency of the clock signal ck 2 . In addition, the driving signals (enable) and read / write signals (R / w) of the memories 3, 4, and 6 are the same as those of FIGS. 2, e, f, and g, and the enable signals of the memories 7, 8 are enabled. And the read / write signal R / w is shown in Figs.

또한 디지탈-아날로그 신호변환부(11)의 출력영상신호는 제2도 m와같다. 또한 그러므로 제2도 a에 도시된 입력복합영상신호와 제2도 m에 도시된 출력영상신호를 비교하여 보면 2배의 주사선신호가 같은 기간내에 있음을 알 수 있다. 또한 제n+1주사선신호(즉 수평귀선주기에서)에서는 아날로그-디지탈 신호변환기(2)의 출력이 0이 되므로 메모리(6)에는 지연메모리(4)에서의 제n주사선신호가 기억된다. 이때 및 메모리(7) 및 메모리(8)에 기억되었던 신호(제n-1내삽 주사선신호 및 제n주사선신호)가 독출되며, 제.+2주사선신호는 역시 아날로그 디지탈신호변환기(2)의 출력이 0이 되나 메모리(8)에서의 출력신호 제n주사선신호가 주사선 내삽신호로서 출력되고 나머지 1/2기간에는 n+1주사선신호가 나오는데 n+1주사선신호는 0이 되므로 출력신호가 없다.In addition, the output video signal of the digital-analog signal converter 11 is shown in FIG. Therefore, when comparing the input composite video signal shown in FIG. 2A and the output video signal shown in FIG. 2M, it can be seen that twice the scanning line signal is within the same period. In addition, in the n + 1th scanning line signal (that is, in the horizontal retrace period), the output of the analog-digital signal converter 2 becomes 0, so the nth scanning line signal in the delay memory 4 is stored in the memory 6. At this time, and the signals (n-1 interpolation scan line signal and nth scan line signal) stored in the memory 7 and the memory 8 are read out, and the +2 scan line signal is also output from the analog digital signal converter 2. Although this becomes 0, the output signal nth scan line signal from the memory 8 is output as the scan line interpolation signal, and the n + 1 scan line signal comes out in the remaining half of the period, and since the n + 1 scan line signal becomes 0, there is no output signal.

제1도중 아날로그-디지탈신호변환기(2)는 2n개의 비교기가 병렬로 연결된 형태이며 여기에서 사용되는 표본화주파수(f1)는 색부반송파 주파수의 4배이상 정도 높다.The first analog-to-digital signal converter 2 has a form in which 2n comparators are connected in parallel, and the sampling frequency f 1 used here is about four times higher than the color carrier frequency.

또한 메모리(3,4,6,7,8)은 호출시간이 10(nsec)이하인 고속용이고, 산술논리회로(5)는 단순한 n비트의 병렬형 가산기 및 쉬프터로 구성되어 있어(주사선+전주사선)/2의 연산을 행한다.The memories 3, 4, 6, 7, and 8 are for high speeds with a call time of 10 (nsec) or less, and the arithmetic logic circuit 5 is composed of a simple n-bit parallel adder and shifter (scan line + pole). Diagonal) / 2 operation.

위의 설명중 설명되지 않은 동기 분리회로(12)는 텔레비젼 수상기의 튜니회로부(1)에서 동기를 분리하여 미분 및 적분을 통하여 수직 및 수평동기를 분리하며, 제어논리회로(13)에서는 클럭발생회로(14)에서 공급되는 클럭을 개수하여 각각의 장치들 즉, 메모리, 어드레스지정계수기, 멀티플렉서 등에 제어신호를 공급하며, 동기신호 발생부(9)는 일정한 수의 클럭을 계수하여 새로운 수평 및 수직동기를 발생시킨다. 제3도와 제4도를 비교하여 보면 본 발명의 주사선수가 종래의 것보다 2배 증가하였음을 알 수 있다.Synchronous separation circuit 12, which is not described in the above description, separates the synchronization from the tuner circuit unit 1 of the television receiver and separates vertical and horizontal synchronization through differentiation and integration, and in the control logic circuit 13, the clock generation circuit. The number of clocks supplied from (14) is supplied to supply control signals to the devices, i.e., memory, addressing counter, multiplexer, etc., and the synchronization signal generator 9 counts a certain number of clocks to generate new horizontal and vertical synchronization. Generates. Comparing FIG. 3 and FIG. 4, it can be seen that the injection athlete of the present invention is twice as much as the conventional one.

이상에서 설명된 바와같이 본 발명에 의하면, 현제 사용되고 있는 텔레비젼 방송설비의 변경없이 그대로 유지시키며, 주사선을 2배로 증가시켜 수직방향의 해상도를 2배이상 높히므로서 매우 섬세한 화면을 얻을 수 있는 것이다.As described above, according to the present invention, it is possible to obtain a very delicate screen while maintaining the unchanged television broadcasting equipment as it is, and increasing the scanning line by 2 times, thereby increasing the resolution in the vertical direction by 2 times or more.

Claims (1)

텔레비젼 수상기의 튜너회로부(1)에서의 복합영상신호출력을 아날로그 디지탈 신호변환부(2)에 연결하고, 아날로그 디지탈 신호변환부(2)의 출력을 주사선 메모리(3)와 산술논리회로(5)에 연결하며, 주사선 메모리(3)의 출력을 지연메모리(4)와 출력메모리(7)에 연결하고, 산술논리회로(5)의 출력을 내삽신호 메모리(6)에 연결시키고, 출력메모리(7)의 출력과 내삽신호 메모리(6)가 연결된 출력 메모리(8)의 출력 및 동기신호발생기(9)의 출력을 멀티플렉서(10)에 연결하여서, 멀티플렉서(10)의 출력을 디지탈-아날로그 신호변환기(11)를 통하여 공지의 영상회로부(15)에 연결하여된 고해상도 텔레비젼 수상기의 영상신호변환장치.The composite video signal output from the tuner circuit section 1 of the television receiver is connected to the analog digital signal converter 2, and the output of the analog digital signal converter 2 is connected to the scan line memory 3 and the arithmetic logic circuit 5. The output of the scan line memory 3 to the delay memory 4 and the output memory 7, the output of the arithmetic logic circuit 5 to the interpolation signal memory 6, and the output memory 7 The output of the multiplexer 10 is connected to the multiplexer 10 by connecting the output of the output memory 8 and the output of the synchronization signal generator 9 to which the interpolation signal memory 6 is connected. 11) A video signal converting apparatus of a high resolution television receiver connected to a known video circuit section 15 through.
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