KR870000175B1

KR870000175B1 - Video signal modulating apparatus

Info

Publication number: KR870000175B1
Application number: KR1019840005931A
Authority: KR
Inventors: 권호열; 이경국
Original assignee: 주식회사 금성사; 허신구
Priority date: 1984-09-27
Filing date: 1984-09-27
Publication date: 1987-02-13
Also published as: KR860002920A

Abstract

An image signal converter guarantees high grade and high resolution without modifying the current broadcasting system. The image signal output from the turning component of television is connected both to the synchronous separating circuit(2) and to the signal converter(3). The output of (3) is connected to the memories (5),(6), and (7) in sequence by way of the multiplexer (4), and to an A.L.U with the output of the multiplexer(4), and to an A.L.U with the outputof the multiplexer(9). The main point is that the control logic device (23) which is connected to the clock generator(22) controls the memories (5,6,7,11, and 12), multiplexer(4,9,10,13, and 14), and synchronous signal generator (22).

Description

Video signal converter of high resolution television receiver

제1도는 본 발명장치의 개략구성도.1 is a schematic configuration diagram of an apparatus of the present invention.

제2도 a~m는 본 발명장치의 제어신호 파형도2 is a control signal waveform diagram of the present invention device

본 발명은 텔레비젼의 화면의 해상도를 높히기 위한 영상신호 변환장치에 관한 것이며, 특히 방송시설을 변경이냐, 교체없이 그대로 사용하며 텔레비젼 수상기의 화면해상도를 높힐 수 있는 영상신호 변환장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal converting apparatus for increasing the resolution of a television screen, and more particularly, to a video signal converting apparatus capable of increasing the screen resolution of a television receiver without changing the broadcasting facilities or using it without replacement.

종래의 방식에 따르면, 텔레비젼 수상기의 주사선수가 소정갯수로 결정되어 있어(예를들어 NTSC 방식에서는 525주사선)화면을 어느정도 이상(예를들어 25인치 이상)으로 크게 하거나 또는 스프린상에 루사할 때 화면을 형성하는 화소사이의 간격이 넓게 떨어져서 형성되므로 화질이 크게 저하된다는 문제점이 있었다.According to the conventional method, a predetermined number of scan players of a television receiver are determined (for example, 525 scan lines in the NTSC method), and the screen is enlarged to a certain level (for example, 25 inches or more) or lussed on a sprinkler. In this case, the gap between pixels forming the screen is formed to be wider, and thus there is a problem in that image quality is greatly reduced.

따라서 고해상도를 갖는 텔레비젼시스템이 개발되고 있으나, 현제 개발중이거나 또는 공표된 고해상도 방식이란 주사선수를 높이기 위하여 방송설비와 텔레젼수상기를 재설치하거나 또는 변경을 하여야 하는 문제점이 있는 것이다.Therefore, a television system having a high resolution has been developed, but the currently developed or published high resolution system has a problem in that it is necessary to reinstall or change the broadcasting equipment and the telecom receiver in order to increase the number of athletes.

따라서 본 발명은 방송설비는 종래의 것을 그대로 이용하도록 하고, 단지 텔레비젼 수신기측에서 주사선수를 2배로 하여 화면의 해상도를 높히므로서 텔레비젼수상기의 화면크기를 2배이상 크게 할 수 있는 영상신호 변환장치를 제공하는 것으로서, 이하 첨부된 도면을 참조하면서 본 발명의 구성을 설명하면 다음과 같다.Therefore, the present invention allows the broadcasting equipment to use the conventional one as it is, and can increase the screen resolution by doubling the number of scan players on the television receiver side, thereby increasing the screen size of the television receiver by more than two times. As to provide a description of the configuration of the present invention with reference to the accompanying drawings as follows.

공지의 텔레비젼수상기 튜너회로부(1)의 아날로그의 영상신호출력을 동기분리회로(2)와 아날로그-디지탈신호변환기에 연결하고, 아날로그-디지탈 신호변환기(3)의 출력을 멀리플렉서(4)를 통하여 메모리(5,6,7)에 주사선 순서에 따라 순차입력시킴과 동시에 산술논리회로(8)의 일측입력에 연결하며, 산술논리회로(8)의 타측입력에는 메모리(5,6,7)의 출력이 연결된 멀티플렉서(9)의 출력을 연결하고, 산술논리회로(8)의 출력을 멀티플렉서(10)를 통하여 메모리(11,12)에 순차입력시켜서, 그 출력을 멀티플렉서(13)에 연결시킴과 동시에 메모리(5,6,7)에 순차입력시켜서, 그 출력을 멀티플렉서(13)에 연결시킴과 동시에 메모리(5,6,7)의 출력이 연결된 멀티플렉서(14)의 출력을 멀티플렉서(13)에 연결하여, 멀티플렉서(13)의 출력을 디지탈아날로그 신호변환기(15)를 통하여 공지의 영상회로부416)에 연결하되, 메모리(5,6,7,11,12)에는 각각의 어드레스 지정계수기(17-21)를 연결하고, 동기분리부(2)의 출력으로 클럭발생부(22)가 연결된 제어논리장치(23)을 제어하여 제어논리장치(23)가 메모리(5,6,7,11,12), 멀티플렉서(4,9,10,13,14), 어드레스 지정계수기(17-21) 및 동기신호발생부(22)를 제어하도록 연결된 것이다.The analog video signal output of the known television receiver tuner circuit section 1 is connected to the synchronous separation circuit 2 and the analog-to-digital signal converter, and the output of the analog-to-digital signal converter 3 is separated from the multiplexer 4. The memory 5, 6, and 7 are sequentially input to the memory 5, 6, and 7 according to the scanning line order, and are connected to one input of the arithmetic logic circuit 8. The memory 5, 6, and 7 are connected to the other input of the arithmetic logic circuit 8. The output of the multiplexer 9 is connected to the output of the output, and the output of the arithmetic logic circuit 8 is sequentially input to the memory (11, 12) through the multiplexer 10, and the output is connected to the multiplexer (13). And the outputs of the multiplexer 14 connected to the multiplexer 13 by sequentially inputting the outputs to the memories 5, 6 and 7, and the outputs of the memories 5, 6 and 7 connected to the multiplexer 13. To the output of the multiplexer 13 via a digital analog signal converter 15 It is connected to a known image circuit unit 416, each of the addressing counters 17-21 to the memory (5, 6, 7, 11, 12), and the clock generator ( 22, the control logic device 23 is connected to the control logic device 23, the memory (5, 6, 7, 11, 12), multiplexers (4, 9, 10, 13, 14), addressing counter ( 17-21) and the synchronization signal generator 22.

제1도 및 제2도를 참조하면서 본 발명의 작용효과를 설명하면, 종래의 텔레비젼수상기의 튜너회로부(1)에서는 아날로그 복합영상출력신호가 발생된다. 이 복합영상출력신호(제2도 a). 아날로그-디지탈‥ 변환부(3)에 공급하여 소정의 디지탈영상신호로 변환한다. 이러한 디지탈영상신호의 구성은 아날로그신호와 같이 주사선신호와 귀선신호로 구성되어 있다.Referring to FIG. 1 and FIG. 2, the operation and effect of the present invention will be described. In the conventional tuner circuit 1 of the television receiver, an analog composite video output signal is generated. This composite video output signal (Figure 2 a). It is supplied to the analog-to-digital conversion unit 3 and converted into a predetermined digital video signal. The digital video signal is composed of a scan line signal and a retrace signal like an analog signal.

디지탈영상신호는 멀티플렉서(4)에 공급되어 메모리(5,6,7)에 기억되나, 멀티플렉서(4)에는 제어논리회로(28)에서의 제어신호(a₁,a₂: 제2도 b 참조)가 공급된다.The digital video signal is supplied to the multiplexer 4 and stored in the memories 5, 6, and 7, but the multiplexer 4 includes the control signals a ₁ , a ₂ in the control logic circuit 28: FIG. 2 b. ) Is supplied.

제어신호(a₁,a₂)는 논리값(0,0)이면 메모리(5)에 수평주사선신호가 공급되도록 하고, 논리값(0,1)이면 수평주사선호가 메모리(6)에 공급되며, 논리값(1,0)이면 주사선신호가 메모리(7)에 공급된다.If the control signals a ₁ and a ₂ are logic values (0, 0), the horizontal scan line signal is supplied to the memory 5, and if the logic values (0, 1), the horizontal scan line signal is supplied to the memory 6, If the logic value is 1, 0, the scan line signal is supplied to the memory 7.

그런데 두개의 제어신호(a₁,a₂)의 논리값이 변화되는 순서는 위와 같은 순서로 반복되므로 다음 표와 같이 수평주사선신호가 각각의 메모리내에 공급된다.However, since the order in which the logic values of the two control signals a ₁ and a ₂ are changed is repeated in the above order, the horizontal scan line signals are supplied in each memory as shown in the following table.

또한 제2도 a, b를 참조하면 신호(a₁,a₂)의 논리값(1,1)이면 복합영상신호의 귀선시간을 나타냄을 알 수가 있다.Referring to Figs. 2A and 2B, it can be seen that the logical values (1,1) of the signals a ₁ and a ₂ indicate the return time of the composite video signal.

또는 복합영상신호는 산술논리회로(8)의 일측입력에 직접 공급된다. 복합주사선신호중 제1주사선신호는 멀티플렉서(4)에 의하여 메모리(5)에 기억된다.Alternatively, the composite video signal is supplied directly to one side input of the arithmetic logic circuit 8. The first scan line signal of the complex scan line signal is stored in the memory 5 by the multiplexer 4.

이때 제어논리장치(23)에서 어드레스 지정계수기(17)를 제어하여 메모리(5)내에 기록된 제1주사선신호에 어드레스를 지정한다.At this time, the control logic device 23 controls the addressing counter 17 to assign an address to the first scan line signal recorded in the memory 5.

이때 기억되는 신호의 형태는 디지탈신호이다. 또한 제2주사선신호는 멀티플렉서(4)에 의히여 메모리(6)에 기억된다.The type of signal stored at this time is a digital signal. The second scan line signal is also stored in the memory 6 by the multiplexer 4.

이때에도 제어논리회로(23)에서 어드레스 지정계수기(18)를 제어하여 메모리(6)내에 기록된 제2주사선신호에 어드레스를 지정하게 된다. 또한 제2주사선신호는 산술논리회로(8)에 공급됨과 동시에 메모리(5)에 기록되었던 제1주사선신호가 멀티플렉서(9)에 의하여 해독되어 산술논리회로(8)에 공급되어 산술논리회로(8) 내에서는 제1주사선신호와 제2주사선신호를 합하여 2로 나누어서 제1주사선과 제2주사선 사이에 삶입될 제1삽입주사선신호를 연산하여, 멀티플렉서(10)를 통하여 메모리(11)에 기억된다. 이러한 연산 및 기억은 제2주사선신호의 주기에서 모두 이루어진다.At this time, the control logic circuit 23 controls the addressing counter 18 to assign an address to the second scan line signal recorded in the memory 6. In addition, the second scan line signal is supplied to the arithmetic logic circuit 8 and at the same time the first scan line signal recorded in the memory 5 is decoded by the multiplexer 9 and supplied to the arithmetic logic circuit 8 to supply the arithmetic logic circuit 8. ), The first scan line signal and the second scan line signal are divided by two, and the first scan line signal to be inserted between the first scan line and the second scan line is calculated and stored in the memory 11 through the multiplexer 10. . This operation and storage are both performed in the period of the second scan line signal.

멀티플렉서(9)에 공급되는 제어신호(b₁,b₂)는 제2도 c에서와 같이 제1주사선신호주기에서는 논리값이 (1,1)이 되며, 제2주사선신호주기에서는 논리값이(0,0)이 되어 메모리(5)를 해독하게 된다.The control signals b ₁ and b ₂ supplied to the multiplexer 9 have a logic value of (1,1) in the first scan line signal period as shown in FIG. 2C, and a logic value in the second scan line signal period. (0,0) becomes the memory 5 to be decrypted.

이러한 관계는 다음 순서와 같이 반복된다.This relationship is repeated in the following order.

또한 멀티플렉서(10)에 공급되는 제어신호(d)는 제2도 e와같이 제1주사선주기의 귀선주기동안 논리가 "1"이고 제2주사선 주기와 귀선주기동안 논리가 "0"이며, 제3주사선주기와 귀선주기동안 논리가 "1"이 되고 그 이후에는 이러한 것이 반복된다.In addition, the control signal d supplied to the multiplexer 10 has logic "1" during the retrace period of the first scan line cycle and logic "0" during the retrace period of the second scan line cycle, as shown in FIG. During the three scan and retrace periods, the logic becomes "1", after which it repeats.

따라서 논리가 "0"인 동안에는 메모리(11)에 산술논리회로(8)의 출력이 기억되고 논리 "1"인 동안 메모리(12)에 산술논리회로(8)의 출력이 기억되는 것이다.Therefore, the output of the arithmetic logic circuit 8 is stored in the memory 11 while the logic is "0", and the output of the arithmetic logic circuit 8 is stored in the memory 12 while the logic is "1".

그리고 제3주사선신호는 멀티플렉서(4)에 의하여 메모리(7)에 기억되고, 동시에 산술논리회로(8)에 공급된다. 이때에는 멀티플렉서(9)에 인가되는 제어신호(b₁,b₂)가 논리값이(0,1)이므로 메모리(6)에 기억되었던 제2주사선신호가 해독되어 산술논리회로(8)에 공급된다.The third scan line signal is stored in the memory 7 by the multiplexer 4 and simultaneously supplied to the arithmetic logic circuit 8. At this time, since the control signals b ₁ and b ₂ applied to the multiplexer 9 have a logic value of (0, 1), the second scan line signal stored in the memory 6 is decoded and supplied to the arithmetic logic circuit 8. do.

그러면 산술논리회로(8)는 제2주사선신호와 제3주사선신호를 연산하여 제2주사선과 제3주사선 사이에 삽입될 제2삽입주사선신호를 발생하고 이 신호는 멀티플렉서(10)에 의하여 메모리(12)에 기억된다. 또한 제3주사선 주기내에서는 멀티플렉서(14)에 공급되는 제어신호(c₁,c₂)가 제2도 d에서와 같이 논리값이(0,0)가 되어서 메모리(5)내에 기억된 제1주사선신호를 해독하여 멀티플렉서(13)에 공급하며, 동시에 멀티플렉서(13)에는 제어신호(e₁,e₂)가 제2도 f와같이 논리값이(1,0 및 0,0)으로 두번 변화하게 되어 제1주사선신호와 메모리(11)에 기억되었던 제1삽입주사선신호가 차례대로 해독된다. 이때 메모리(5)의 어드레스 지정계수기(17)에 공급되는 콜록신호는 제2도 k의 a와 같이 2배 주파수가 되므로 메모리(5)내에 기억되었던 제1주사선신호가 제3주사선주기신호의 앞의 /12 기간동안에 해독되고, 메모리(11)에 기억되었던 제1삽입 주사선신호는 어드레스 지정계수기(20)에 공급되는 콜록신호가 제2도 l1에서와 같이 제3주사선주기신호의 뒤의 1/2기간동안에 2배의 주파수가 되어 제3주사선주기신호의 뒤의 1/2기간동안에 해독되어 디지탈아날로그 신호변환기(15)에 제1주사선신호와 제1삽입 주사선신호가 공급되어서 아날로그 영상신호 순차 변환되어 영상회로부(16)에 공급된다.Then, the arithmetic logic circuit 8 calculates the second scan signal and the third scan signal and generates a second insertion scan signal to be inserted between the second scan line and the third scan line, and the signal is stored by the multiplexer 10 in a memory ( 12) is remembered. Also, within the third scan line period, the control signals c ₁ and c ₂ supplied to the multiplexer 14 have a logic value (0, 0) as shown in FIG. The scanning line signal is decoded and supplied to the multiplexer 13, and at the same time, the control signals e ₁ and e ₂ are changed twice into logic values (1, 0 and 0, 0) as shown in FIG. Thus, the first scan line signal and the first insert scan line signal stored in the memory 11 are sequentially decoded. At this time, the coke signal supplied to the addressing counter 17 of the memory 5 is doubled in frequency as a in Fig. 2k, so that the first scan signal stored in the memory 5 precedes the third scan signal. The first interpolation scan line signal, which is decoded during the / 12 period of, is stored in the memory 11, so that the colog signal supplied to the addressing counter 20 is 1 / after the third scan line period signal as shown in FIG. The frequency is doubled in two periods, decoded in a half period after the third scan line period signal, and the first scan line signal and the first insertion scan line signal are supplied to the digital analog signal converter 15 to sequentially convert analog video signals. And supplied to the video circuit unit 16.

이때에는 제3주사선 신호주기내에 제1주사선신호와 제1삽입주사선신호가 텔레비젼수상기의 화면상에 주사되는 것이다. 제4주사선신호는 멀티플렉서(4)에 의하여 메모리(5)에 기억됨과 동시에 산술논리회로(8)에 공급되고, 멀티플렉서(9)에는 제어신호(b₁,b₂)가 (1,0)이 되어 메모리(6)에 기억되었던 제3주사선신호가 해독되어 산술논리회로(8)에 공급되므로 산술논리회로(8)는 제3주사선신호와 제4주사선회로를 연산하여 제3삽입주사선신호를 출력하고, 멀티플렉서(10)는 제3삽입주사선신호를 메모리(11)에 기억시킨다. 또한 제4주사선신호 주기동안 메모리(6)의 어드레스 지정계수기(18)에 공급되는 콜록신호는 제2도k b와 같이 제4주사선주기의 앞의 1/2기간동안에 2배의 주파수를 갖게 되어서 메모리(6)에 기억된 제2주사선신호를 기록시간보다 2배 빠르게 해독하여 멀티플렉서(13)를 통하여 디지탈-아날로그신호변환기(19)에 공급하고, 또한 제4주사선신호주기의 후반 1/2동안에는 메모리(12)의 어드레스 지정계수기(21)에 제2도 l2와 같은 콜록신호가 공급되어 메모리(12) 내에 기억되었던 제2삽입주사선신호를 ; 제4주기의 후반 1/2기간동안 해독하여 멀티플렉서(13)를 통하여 디지탈아날로그신호 변환기(15)에 공급한다. 결과적으로는 제4주사선신호 주기동안 제2주사선신호와 제2삽입주사선신호가 텔레비젼수상기의 화면에 주사되는 것이다.At this time, the first scan line signal and the first inserted scan line signal are scanned on the screen of the television receiver in the third scan line signal period. The fourth scan line signal is stored in the memory 5 by the multiplexer 4 and supplied to the arithmetic logic circuit 8, and the control signals b ₁ and b _{2 are} supplied with (1,0) to the multiplexer 9. The third scan line signal stored in the memory 6 is decoded and supplied to the arithmetic logic circuit 8 so that the arithmetic logic circuit 8 calculates the third scan signal and the fourth scan line circuit and outputs the third insertion scan line signal. The multiplexer 10 stores the third insertion scan line signal in the memory 11. In addition, the corrugated signal supplied to the addressing counter 18 of the memory 6 during the fourth scan signal period has a frequency twice as high as half the period before the fourth scan period, as shown in FIG. The second scan line signal stored in (6) is decoded twice as fast as the recording time and supplied to the digital-analog signal converter 19 through the multiplexer 13, and the memory is stored during the second half of the fourth scan line signal cycle. A colog signal as shown in FIG. 2, l2 is supplied to the addressing counter 21 of (12) to receive the second insertion scan signal stored in the memory 12; The second half of the fourth cycle is decoded and supplied to the digital analog signal converter 15 through the multiplexer 13. As a result, the second scan signal and the second insert scan signal are scanned on the screen of the television receiver during the fourth scan signal period.

그 이후에도 위에서 설명된 바와같이 제2주사선신호와 제3주사선신호의 경우와 마찬가지로 작동이 이루어져 결국 전체의 주사선수는 종래의 2배로 되는 것이다.Thereafter, as described above, the operation is performed in the same manner as in the case of the second scan signal and the third scan signal, so that the entire scan athlete doubles the conventional one.

또한 동기신호발생부(22)는 이렇게 주기가 1/2로 짧아진 아날로그주사선신호 출력이 동기되도록 제어논리회로(23)에서의 제어신호에 동기되어진다.In addition, the synchronization signal generator 22 is synchronized with the control signal from the control logic circuit 23 so that the analog scan line signal output whose cycle is shortened by half is synchronized.

결과적으로 NTSC방식의 경우 하나의 화면을 형성하는 주사선수는 525인데, 같은 기간동안에 1050개의 주사선수를 하나의 화면을 재생하게 되는 것이므로 화면의 해상도가 100%이상 증가되며, 이에따라 대형화면의 텔레비젼 수상기가 송신측(방송측)의 기기변환없이 이루어질 수 있는 것이다.As a result, in the NTSC system, the number of injectors forming one screen is 525, and the screen resolution is increased by more than 100% because 1050 injectors play one screen during the same period. Can be done without device conversion of the transmitting side (broadcasting side).

Claims

The analog video signal output of the known television receiver tuner circuit section 1 is connected to the synchronous separation circuit 2 and the analog to digital signal converter, to the analog to digital signal converter 3, and to the analog to digital signal converter 4. ) Is sequentially input to the memory (5, 6, 7) according to the scanning line order through the multiplexer (4), and connected to one input of the arithmetic logic circuit (8), the other input of the arithmetic logic circuit (8) Is connected to the output of the multiplexer 9 to which the outputs of the memories 5, 6 and 7 are connected, and the output of the arithmetic logic circuit 8 is sequentially input to the memories 11 and 12 through the multiplexer 10 and the output thereof. Is connected to the multiplexer 13 and is sequentially input to the memories 5, 6, and 7, and its output is connected to the multiplexer 13, and at the same time, the multiplexer 14 to which the outputs of the memories 5, 6 and 7 are connected. Output of the multiplexer 13 by connecting the output of The digital analog signal converter 15 is connected to the known image circuit unit 16, and the memory 5, 6, 7, 11, and 12 are connected to respective addressing counters 17-21, and the synchronization separator ( The control logic device 23 for controlling the control logic device 23 to which the clock generator 22 is connected as an output of the memory 2 is provided with a memory 5, 6, 7, 11, 12, a multiplexer 4, 9, 10, 13, 14, and an addressing counter 17-21 and a synchronization signal generator 22 for controlling the video signal conversion apparatus of the high resolution television receiver.