Claims (12)
세로 방향으로 연장되어 설치된 다수개의 워드선을 포함하는 메모리셀 어레이와, 가로방향으로 연장되어 설치되고 또한 상기 워드선과 교차하고 있는 다수개의 비트선과 그리고 상기 워드선과 상기 비트선이 서로 교차하는 소정의 위치에 배치된 다수개의 메모리셀, 그리고 그의 출력부가 상기 워드선에 전기적으로 접속된 제1 데코우더, 그리고 또 상기 메모리 셀 어레이의 윗쪽에 연장되어 실치되고 상기 데코우더의 입력부에 접속된 다수개의 신호선에 의하여 구성되고 상기 각 신호선은 2개 또는 그 이상의 수의 워드선에 대하여 소정의 수의 신호선이 설치되는 것을 특징으로 하는 반도체 집적회로장치.A memory cell array including a plurality of word lines extending in a longitudinal direction, a plurality of bit lines extending in a horizontal direction and intersecting the word lines, and a predetermined position at which the word lines and the bit lines cross each other; A plurality of memory cells disposed in the plurality of memory cells, a first decoder connected electrically to the word line, and a plurality of signal lines extending and mounted above the memory cell array and connected to an input of the decoder. And each signal line is provided with a predetermined number of signal lines for two or more word lines.
상기 신호선은 상기 워드선 보다도 낮은 시이트 저항을 갖는 도전성 재료로 만들어지는 것을 특징으로 하는 특허청구범위 제1항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 1, wherein the signal line is made of a conductive material having a sheet resistance lower than that of the word line.
상기 신호선은 상기 워드선 윗쪽의 절연막 위에 형성되고 일반적으로 상기 세로 방향으로 연장되어 있는 것을 특징으로 하는 특허청구 범위 제1항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 1, wherein the signal line is formed on an insulating film above the word line and generally extends in the longitudinal direction.
상기 제1 데코우더는 상기 각각의 신호선과 상기 대응하는 소정의 수의 워드선과의 사이에 결합된 다수개의 스위칭 회로를 포함하며, 상기 스위칭 회로는 이 스위칭 회로에다 선택신호를 공급하기 위한 선택선에 결합되어 있고, 상기 스위칭 호로는 선택선에 공급되는 선택신호에 의하여 선택된 워드선을 상기 신호선에 결합시키는 것을 특징으로 하는 특허청구 범위 제1항 기재의 반도체 집적회로장치.The first decoder includes a plurality of switching circuits coupled between the respective signal lines and the corresponding predetermined number of word lines, the switching circuits being connected to a selection line for supplying a selection signal to the switching circuit. The semiconductor integrated circuit device according to claim 1, wherein the switching arc couples the word line selected by the selection signal supplied to the selection line to the signal line.
상기 스위칭회로의 각각의 스위칭(MISFET)와, 그의 소오스와 드레인이 선택선과 상기 스위칭(MISFET)의 게이트 사이에 접속된 컷트용(MISFET)를 포함하며, 상기 컷트용(MISFET)는 또 기준 전위에 접속된 게이트 전극을 포함하는 것을 특징으로 하는 특허청구 범위 제4항 기재의 반도체 집적회로장치Each switching (MISFET) of the switching circuit, and a cut (MISFET) whose source and drain are connected between a select line and the gate of the switching (MISFET), wherein the cut (MISFET) is also at a reference potential. The semiconductor integrated circuit device according to claim 4, comprising a connected gate electrode.
상기 메모리셀의 각각의 축적용 캐파시터와, 그의 소오스와 드레인이 비트선과 상기 축적용 캐파시터 사이에 접속된(MISFET)로 구성되는 것을 특징으로 하는 특허청구 범위 제1항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 1, wherein each storage capacitor of the memory cell, and a source and a drain thereof are connected between a bit line and the storage capacitor (MISFET). .
상기 워드선은 다결정 실리콘으로 구성되고, 상기 신호선은 알미늄으로 구성되는 것을 특징으로 하는 특허청구 범위 제1항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 1, wherein the word line is made of polycrystalline silicon and the signal line is made of aluminum.
상기 신호선에 결합된 출력부와 상기 신호선의 소정의 하나를 선택하기 위한 선택 신호를 받아들이는 입력부를 갖는 제2 데코우더를 더 포함하는 것을 특징으로 하는 특허청구 범위 제1항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 1, further comprising a second decoder having an output coupled to the signal line and an input for accepting a selection signal for selecting a predetermined one of the signal lines. .
상기 제1과 제2의 데코우더는, 상기 제2 데코우더의 출력부로부터 상기 메모리셀 어레이의 윗쪽을 연장하여 상기 제1 데코우더로 가는 신호선들과는 상기 메모리셀 어레이의 반대쪽에 설치되는 것을 특징으로 하는 특허청구 범위 제8항 기재의 반도체 집적회로장치.The first and second decoders may be disposed on opposite sides of the memory cell array from signal lines extending from an output of the second decoder to an upper portion of the memory cell array to the first decoder. The semiconductor integrated circuit device according to claim 8.
상기 반도체 집적회로 장치는 상기 세로 방향으로 배열된 복수개의 메모리셀 어레이들을 포함하며, 상기 제1 데코우더는 최소한 상기 2개의 메모리 셀 어레이 사이에 삽입되고, 또 상기 제2 데코우더는 상기 복수개의 메모리셀 어레이들의 한쪽 끝에 설치하여서 상기 메모리셀 어레이들 중에서 최소한 하나의 메모리셀 어레이는 상기 제1 데코우더와 상기 제2 데코우더 사이에 배치되도록 하고 상기 신호선은 상기 제1 데코우더와 제2 데코우더 사이에 배치된 메모리 셀 어레이의 윗쪽을 연장하고 입는 것을 특징으로 하는 특허청구범위 제8항 기재의 반도체 집적회로장치.The semiconductor integrated circuit device includes a plurality of memory cell arrays arranged in the longitudinal direction, wherein the first decoder is inserted between at least the two memory cell arrays, and the second decoder is the plurality of memories. Installed at one end of the cell arrays such that at least one memory cell array of the memory cell arrays is disposed between the first and second decoders and the signal line is between the first and second decoders A semiconductor integrated circuit device according to claim 8, characterized by extending and wearing an upper portion of a memory cell array disposed in the.
상기 집적회로 장치는 최소한 3개의 메모리셀 어레이로 구성되고, 또 최소한 상기 제1 데코우더를 2개 설치하며 상기 각각의 제1 데코우더들은 한쌍의 상기 메모리셀 어레이의 사이에 설치하여서 상기 제2 데코우더의 출력부로 부터 나오는 상기 신호선들은 공통으로 상기 메모리셀 어레이의 윗쪽을 연장하여 지나서 상기 각 제1 데코우더의 입력부에 접속되는 것을 특징으로 하는 특허청구 범위 제10항 기재의 반도체 집적회로장치.The integrated circuit device is composed of at least three memory cell arrays, and at least two first decoders are installed, and each of the first decoders is disposed between a pair of the memory cell arrays. 12. The semiconductor integrated circuit device according to claim 10, wherein the signal lines coming out of the output of the orderer are connected in common to the inputs of the first decoders through the upper part of the memory cell array.
상기 집적회로 장치는 상기 세로방향으로 배열된 최소한 2개의 메모리셀 어레이를 포함하고, 상기 제2 데코우더는 상기 2개의 메모리셀 어레이들 사이에 설치되며, 그리고 또한 상기 집적회로 장치는 최소한 2개의 제1 데코우더를 포함하고 이들 제1 데코우더들은 상기 각 메모리셀 어레이의 반대쪽에 배치시켜서 상기 각 메모리셀 어레이가 상기 제2 데코우더와 하나의 상기 제1 데코우더 사이에 위치하게 하고, 상기 제2 데코우더의 출력부로부터 나오는 상기 신호선은 상기 메모리셀 어레이의 윗쪽을 연장하여 상기 제1 데코우더의 입력부로 가는 것을 특징으로 하는 특허청구범위 제8항 기재의 반도체 집적회로장치.The integrated circuit device includes at least two memory cell arrays arranged in the longitudinal direction, the second decoder is installed between the two memory cell arrays, and the integrated circuit device further comprises at least two memory cells. A first decoder and these first decoders are disposed opposite the respective memory cell arrays such that each memory cell array is positioned between the second decoder and one first decoder; The semiconductor integrated circuit device according to claim 8, wherein the signal line from the output of the decoder extends above the memory cell array to the input of the first decoder.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.