KR850001704Y1 - Universal timer in elevator - Google Patents

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KR850001704Y1
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서종호
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주식회사금성사
허신구
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    • B66B1/34—Details, e.g. call counting devices, data transmission from car to control system, devices giving information to the control system
    • B66B1/46—Adaptations of switches or switchgear
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    • B66—HOISTING; LIFTING; HAULING
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    • B66B2201/00—Aspects of control systems of elevators
    • B66B2201/40—Details of the change of control mode
    • B66B2201/46—Switches or switchgear

Abstract

내용 없음.No content.

Description

승강기용 유니버설 타이머Universal Timer for Elevator

제1도는 본 고안의 블록도.1 is a block diagram of the present invention.

제2도는 본 고안의 상세회로도.2 is a detailed circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

CPU : 중앙연산 치리장치 PA : 입출력 소자CPU: Central computing device PA: Input / output device

PC1,PC2: 플로그래머블카운터 C1,C2: 분주기용 카운터PC 1 , PC 2 : Programmable counter C 1 , C 2 : Divider counter

AS1,AS2: 아날로그 스위치 I1-I3: 인버터AS 1 , AS 2 : Analog Switch I 1 -I 3 : Inverter

A1: 3입력 앤드게이트A 1 : 3 input end gate

본 고안은 승강기의 무접점 전자계산기용 조작반에 있어서,하나의 타이머로서 승강기 조작에 필요한 각종시간을 제어할 수 있는 승강기용 유니버설 타이머에 관한 것이다.The present invention relates to an elevator universal timer capable of controlling various times required for elevator operation as a timer in a contactless electronic calculator operating panel of an elevator.

종래에는 승강기를 조작함에 있이서 필요한 타임카운터를 필요한 시간대에 따라(예를들어 초단위, 분단위...)각각의 타이머를 저항과 콘덴서를 이용하여 따로 구성하였으나, 콘덴서 용량의 오차범위가 크고, 저항의 온도특성이 불균일하여 정확한 시간제어가 불가능하였다. 또한 여러개의 타이머를 설치하여야 하므로 설치공간의 제약을 받게되고, 소요경비가 증대되는 결점이 있었다.Conventionally, the timers required for operating the elevator are separately configured using a resistor and a capacitor according to the required time period (for example, in seconds and minutes), but the error range of the capacitor capacity is large. As a result, the temperature characteristics of the resistors were uneven, so precise time control was not possible. In addition, since several timers must be installed, the installation space is restricted, and the required cost is increased.

본 고안은 이러한 점을 감안하여 필요한 시간에 따라 아날로그 스위치로 일반 분주기 카운터의 클럭신호를 선택하게 하고, 3입력 앤드게이트로 프로그래머블 카운터의 입력클럭신호를 제한하게 하며, 카운트 완료신호로 클럭신호 입력을 중지시킴과 동시에 중앙연산 차리장치에 인터텁트 신호를 인가시키게 하여 승강기 조작에 필요한 각종시간을 하나의 타이머로 제어할 수 있게 안출한 것으로, 첨부한 도면에 의하여 본 고안의 구성 및 작용효과를 설명하면 다음과 같다.In consideration of this, the present invention allows the analog switch to select the clock signal of the general frequency divider counter according to the required time, restricts the input clock signal of the programmable counter to the three input and gate, and inputs the clock signal as the count completion signal. By stopping the operation and applying the interrupt signal to the central operation controller, it is possible to control various times required for the operation of the elevator with a single timer. Is as follows.

제1도에 도시한 바와같이 중앙연산 치리장치의 입출력을 담당하는 입출력소자(가)의 제어신호부에서 카운트할 시간대에 따라 제어부 (다)에 제어신호를 출력하면, 제어부(다)의 출력신호에 의하여 분주기(라)의 클럭신호(A)(B)중 하나를 클럭선택부(마)에서 선택하여 클럭신호 입력부(바)에 인가시킨다. 또한 이때 카운트할 데이타가 입출력소자(가)의 데이타 세트부를 통하여 카운터(나)에 인가된 후 제어부(다)의 시작제어신호에 의하여 카운터(나)와 클럭신호 입력부(바)가 동작상태로 된다. 따라서 클럭선택부(마)에서 선택된 클럭신호는 클럭신호 입력부(바)를 통하여 카운터(나)에 인가되어 카운터(나)에 세트된 데이타 값만큼 카운트를 하게되고, 카운트가 완료되면 클럭신호 입력부(바)를 차단상태로 만듬과 동시에 중앙연산 처리장치에 카운트가 완료되었음을 알리는 인터럽트 신호를 내보내게 된다.As shown in FIG. 1, when the control signal is output to the control unit (C) according to the time period to be counted by the control signal unit of the input / output device (A) that is responsible for the input / output of the central computing device, the output signal of the control unit (C) is output. Thus, one of the clock signals A and B of the frequency divider D is selected by the clock selector e and applied to the clock signal input part F. At this time, after the data to be counted is applied to the counter (b) through the data set part of the input / output device (a), the counter (b) and the clock signal input part (bar) are brought into an operating state by the start control signal of the controller (c). . Therefore, the clock signal selected by the clock selection unit (E) is applied to the counter (B) through the clock signal input unit (B) to count as much as the data value set in the counter (B), and when the count is completed, the clock signal input unit ( F) will be cut off and an interrupt signal will be sent to the central processing unit indicating that the count is complete.

이를 본 고안의 상세 회로도인 제2도에 의하여 설명하면 다음과 같다.This will be described with reference to FIG. 2, which is a detailed circuit diagram of the present invention.

중앙 연산치리장치(CPU)에 연결된 입출력 소자(PA)의 출력단자(A0-A3)와 (A4-A7)는 프로그래머블 카운터(PC1),(PC2)의 입력단자(P0-P3)와(P0'-P3')에 각각 연결하고, 출력단자(B0)(B1)는 버퍼(F1)(F2)를 각각 통하여 프로그래머블 카운터(PC1),(PC2)의 입력단자(MR)(MR')와 (PE)(PE')에 각각 연결하며, 출력단자(B2)는 프로그래머블 카운터(PC1),(PC2)의 입력단자(CS)(CS')에 연결한다. 또한 출력단자(B2)는 인버터(I1)를 통하여 앤드게이트(A1)의 입력단자에 연결하고, 출력단자(B3)는 분주기용 카운터(C2)의 출력측에 연결된 아날로그 스위치(AS2)에 직접 연결하고, 인버터(I2)를 통하여는 분주기용 카운터(C1)의 출력측에 연결된 아날로그 스위치(AS1)에 연결하여 그의 출력측은 앤드게이트(A1)의 입력단자에 연결하고, 앤드게이트(A1)의 출력측은 프로그래머블 카운터(PC1)의 입력단자(CP1)에 연결하여 그의 출력단자(TC)를 프로그래머블 카운터(PC2)의 입력단자(CP1')에 연결하고, 프로그래머블 카운터(PC2)의 출력단자(TC')는 인터럽트 단자(IT1)에 연결된 인버터(I3)와, 앤드게이트(A1)의 입력단자에 연결하여 구성시킨다.The output terminals (A 0 -A 3 ) and (A 4 -A 7 ) of the input / output device (PA) connected to the central processing unit (CPU) are the input terminals (P 0 ) of the programmable counter (PC 1 ), (PC 2 ). each connected to -P 3) and (P 0 '-P 3') and an output terminal (B 0) (B 1) is a programmable counter (PC 1) through a buffer (F 1) (F 2), respectively, ( PC 2 ) is connected to the input terminal (MR) (MR ') and (PE) (PE'), respectively, and the output terminal (B 2 ) is the input terminal (CS) of the programmable counter (PC 1 ), (PC 2 ) Connect to (CS '). In addition, the output terminal B 2 is connected to the input terminal of the AND gate A 1 through the inverter I 1 , and the output terminal B 3 is an analog switch AS connected to the output side of the divider counter C 2 . 2 ) directly, through the inverter I 2 , connect to the analog switch AS 1 connected to the output side of the divider counter C 1 , and its output side is connected to the input terminal of the end gate A 1 . The output side of the AND gate A 1 is connected to the input terminal CP 1 of the programmable counter PC 1 , and its output terminal TC is connected to the input terminal CP 1 ′ of the programmable counter PC 2 . The output terminal TC 'of the programmable counter PC 2 is configured by connecting an inverter I 3 connected to the interrupt terminal IT 1 and an input terminal of the end gate A 1 .

이와같이 구성된 본 발명은 필요한 시간에 따라 승강기 조작반을 조작하면 중앙연산 치리장치(CPU)에서 그에 대응한 카운트할 데이타와 클럭선택 신호를 입출력소자(PA)에 인가시키고, 이에따라 입출력소자(PA)의 출력단자(B3)에는 클럭선택 신호가 출력되어 아날로그 스위치(AS1)(AS2)중 하나만 도통상태로 만든다.According to the present invention configured as described above, when the elevator operating panel is operated according to the required time, the central operation control unit (CPU) applies the data to be counted and the clock selection signal corresponding thereto to the input / output device (PA), and accordingly the output of the input / output device (PA). The clock select signal is output to the terminal B 3 to make only one of the analog switches AS 1 and AS 2 conductive.

즉, 출력단자(E3)의 클럭선택 신호가 하이신호이면, 인버터(I2)를 통하여 아날로그 스위치(AS1)에 로우신호가 인가되므로, 아날로그 스위치(AS1)는 도통되어 분주기용 카운터(C1)의 클럭신호가 앤드게이트(A1)의 입력단자에 인가되고, 출력단자(B3)의 클럭선택 신호가 로우신호이면 아날로그 스위치(AS2)가 도통되어 분주기용 카운터(C2)의 클럭신호가 앤드게이트(A1)의 입력단자에 인가된다. 또한, 이때 입출력 소자(PA)의 출력단자(A0-A7)에는 카운트할 데이타 신호가 출력되어 프로그래머블 카운터(PC1)(PC2)의 입력단자(P0-P3)(P0'-P3')에 인가되며, 출력단자(B0)의 출력신호는 버퍼(F1)를 통하여 프로그래머블 카운터(PC1)(PC2)의 입력단자(MR)(MR')에 입력되어 프로그래머블 카운터(PC1)(PC2)에 세트된 내용을 리세트 시킨다. 이후에 출력단자(B1)의 세트신호가 버퍼(F2)를 통하여 프로그래머블 카운터(PC1)(PC2)의 입력단자(PE)(PE')에 인가되므로 입력단자(P0-P3)(P0'-P3')에 입력된 카운트 데이타 신호는 세트되고 이후에 카운트 동작신호(저전위 신호)가 출력단자(B2)에서 출력되어 프로그래머블 카운터(PC1)(PC2)의 입력단자(CS)(CS')에 입력되므로 프로그래머블 카운터(PC1)(PC2)는 동작상태로 되고 이에 따라 그의 출력단자(TC')에는 고전위 신호가 출력되어 앤드게이트(A1)의 입력단자에 인가되고, 또한 출력단자(B2)의 카운트 동작신호(저전위 신호)는 인버터(I1)에서 고전위 신호로 반전되어 앤드게이트(A1)의 입력단자에 인가되므로 아날로그 스위치(AS1)(AS2)에서 선택된 클럭신호가 앤드게이트(A1)를 통하여 프로그래머블 카운터(PC1)의 입력단자(CP1)에 인가된다. 따라서, 프로그래머블 카운터(PC1)는 입력단자(P0-P3)에 입력되어 세트된 카운트 데이터수 만큼 선택된 클럭신호를 카운트하게 되고, 카운트가 완료되면 출력단자(TC)에 저전위 신호가 출력되다가 또다시 클럭신호가 들어오면 고전위 신호로 변하여 다음단의 프로그래머블 카운터(TC2)의 입력단자(CP1')에 클럭신호로 입력되게 되는 것이다.That is, when the clock selection signal of the output terminal E 3 is a high signal, a low signal is applied to the analog switch AS 1 through the inverter I 2 , so that the analog switch AS 1 is turned on so that the divider counter ( When the clock signal of C 1 ) is applied to the input terminal of the AND gate A 1 , and the clock selection signal of the output terminal B 3 is a low signal, the analog switch AS 2 is turned on to divide the counter C 2 . Is applied to the input terminal of the AND gate A 1 . In addition, at this time, a data signal to be counted is output to the output terminals A 0 -A 7 of the input / output element PA, so that the input terminals P 0 -P 3 (P 0 ′) of the programmable counter PC 1 (PC 2 ) are output. -P 3 '), the output signal of the output terminal (B 0 ) is input to the input terminal (MR) (MR') of the programmable counter (PC 1 ) (PC 2 ) through the buffer (F 1 ) is programmable The contents set in the counter PC 1 and PC 2 are reset. Since the set signal of the output terminal (B 1 ) is applied to the input terminal (PE) (PE ') of the programmable counter (PC 1 ) (PC 2 ) through the buffer (F 2 ), the input terminals (P 0 -P 3) The count data signal input to (P 0 '-P 3 ') is set, and then the count operation signal (low potential signal) is outputted from the output terminal B 2 so that the programmable counter PC 1 (PC 2 ) Since it is input to the input terminal CS (CS '), the programmable counter PC 1 (PC 2 ) is put into an operating state, and accordingly, a high potential signal is outputted to the output terminal TC' of the AND gate A 1 . It is applied to the input terminal, and the count operation signal (low potential signal) of the output terminal (B 2 ) is inverted to a high potential signal in the inverter (I 1 ) is applied to the input terminal of the AND gate (A 1 ), so that the analog switch ( The clock signal selected by AS 1 ) (AS 2 ) is applied to the input terminal CP 1 of the programmable counter PC 1 through the AND gate A 1 . Therefore, the programmable counter PC 1 is inputted to the input terminals P 0 -P 3 to count the selected clock signal by the set number of count data, and when the count is completed, the low potential signal is output to the output terminal TC. When the clock signal is input again, the signal is converted into a high potential signal and input as a clock signal to the input terminal CP 1 ′ of the next programmable counter TC 2 .

따라서 프로프래머블 카운터(PC2)도 세트된 카운터 데이타 수만큼 선택된 클럭신호를 카운트하게 되고, 카운트가 완료되면 그의 출력단자(TC')에 저전위 신호가 출력되어 앤드게이트(A1)의 입력단자에 인가되므로 앤드게이트(A1)는 디스에이블 상태로 되어 선택클럭신호가 프로그리머블 카운터(PC1)의 입력단자(CP1)에 인가되는 것이 지단되고, 또한 출력단자(TC')의 지전위 신호는 인및터(I3)에서 고전위 신호로 반전되어 중앙연산치리장치(CPU)의 인터럽트 단자(IT1)에 카운트가 완료되었음을 알려주는 것이다.Therefore, the programmable counter PC 2 also counts the selected clock signal by the set number of counter data, and when the count is completed, a low potential signal is output to its output terminal TC 'to input the AND gate A 1 . Since it is applied to the terminal, the AND gate A 1 is in a disabled state, so that the selection clock signal is applied to the input terminal CP 1 of the programmable counter PC 1 , and the output terminal TC ' The potential signal is inverted from the inductor I 3 to a high potential signal to inform the interrupt terminal IT 1 of the central processing unit CPU that the count is completed.

이상에서와 같이 본 고안은 승강기 조작에 필요한 각종시간을 하나의 타이머로 제어할 수 있으므로 설치하는데에 공간상의 제약을 및지않게 되고, 경비가 절감되며, 클럭신호를 이용하여 카운트를 하므로 정확한 시간을 제어할 수가 있으며, 카운트하는 동안은 중앙연산치리 장치는 다른 기능을 수행하게 되므로서, 중앙연산치리장치의 치리능률이 향상되는 것이다.As described above, the present invention can control various times required for elevator operation by using a single timer, thereby eliminating space limitations in installation, reducing costs, and counting using a clock signal to control accurate time. During the counting, the centralized judging device performs other functions, thereby improving the efficiency of the centralized judging device.

Claims (1)

승강기의 무접점 전자계산기용 조작반에 있어서, 중앙연산 치리장치(CPU)의 출력신호에 따라 입출력 소자(PA)에서 프로그래머블 카운터(PC1)(PC2)에 카운트 데이터 값을 인가하여 출력단자(B0-B2)의 제어신호로 세트시키고, 출력단자(B3)의 선택신호에 따라 아날로그 스위치(AS1)(AS2)에서 분주기용 카운터(C1) 또는 (C2)의 클럭신호를 선택하여 앤드게이트(A1)에 인가시키고, 앤드게이트(A2)를 통한 선택된 클럭신호는 프로그래머블 카운터(PC1)(PC2)에 인가되어 프로그래머블 카운터(PC1)(PC2)에 세트된 카운트 데이타값만큼 카운트를 완료한 후 앤드게이트(A1)를 디스에이블 상태로 만들고, 중앙연산 치리장치(CPU)에 카운트 완료신호를 보내게 구성됨을 특징으로 하는 승강기용 유니버설 타이머.In the operation panel for a contactless electronic calculator of an elevator, a count data value is applied from the input / output device PA to the programmable counter PC 1 and PC 2 in accordance with the output signal of the central processing unit CPU and the output terminal B. 0 -B 2 ) and the clock signal of the divider counter (C 1 ) or (C 2 ) at the analog switch (AS 1 ) (AS 2 ) according to the selection signal of the output terminal (B 3 ). select a and applied to the aND gates (a 1), the selected clock signal via the aND gate (a 2) is applied to the programmable counter (PC 1) (PC 2) programmable counter set to (PC 1) (PC 2) A universal timer for an elevator, characterized in that configured to make the AND gate (A 1 ) disabled after completing count by the count data value, and to send a count completion signal to the central processing unit (CPU).
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