KR890003223Y1

KR890003223Y1 - A timer circuit

Info

Publication number: KR890003223Y1
Application number: KR2019850009651U
Authority: KR
Inventors: 우호제
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-07-26
Filing date: 1985-07-26
Publication date: 1989-05-17
Also published as: KR870002941U

Abstract

내용 없음.No content.

Description

Timer circuit with offset value

제1도는 종래 타이머 회로의 블록도.1 is a block diagram of a conventional timer circuit.

제2도는 본 고안 타이머 회로의 블륵도.2 is a block diagram of a timer circuit of the present invention.

제3도는 제2도의 각부 출력 파형도.3 is an output waveform diagram of each part of FIG. 2;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : 카운터 3 : 래치회로1,2 counter 3 latch circuit

AND_l. AND₂: 엔드게이트 NAND₁. NAND₂: 낸드개이트AND _l . AND ₂ : endgate NAND ₁ . NAND ₂ : Nand Gite

I₁: 인버터I ₁ : Inverter

본 고안은 두펄스 입력사이의 시간을 측청하는 타이머회로에 관한 것으로, 특히 타이머의 설정범위를 임의로 변환할 수 있게한 옵셋값을 갖는 타이머회로에 관한 것이다.The present invention relates to a timer circuit for measuring the time between two pulse inputs, and more particularly to a timer circuit having an offset value that allows the arbitrary setting range of the timer to be changed.

종래의 타이머회로는 제1도에 도시한 바와 같이, 리세트신호 입력단자(P₂)에 리세트신호가 인가되면 카운터(11)가 리세트 된 후 클럭신호 입력단자(P₁)에 인가되면 클럭신호가 래치회로(12)로 출력되게 하고, 래치신호 입력단자(P₃)에 래치신호가 인가되면 카운터(11)에서 출력된 카운트신호가 래치회로(12)에 저장되어 출력되게 함으로서 리세트 신호 입력단자(P₂)에 인가된 리세트신호와 래치신호 입력단자(P₃)에 인가된 래치신호 사이의 시간을 측정하였다.In the conventional timer circuit, as shown in FIG. 1, when the reset signal is applied to the reset signal input terminal P ₂ , the counter 11 is reset and then applied to the clock signal input terminal P ₁ . When the clock signal is output to the latch circuit 12 and the latch signal is applied to the latch signal input terminal P ₃ , the count signal output from the counter 11 is stored in the latch circuit 12 and outputted. The time between the reset signal applied to the signal input terminal P ₂ and the latch signal applied to the latch signal input terminal P ₃ was measured.

그러나, 이러한 종래의 타이머회로에 있어서는 카운터 값이 "0"상태부터 최대로 될때까지의 넓은 범위에 걸쳐서 시간을 측정할 수 있지만, 실제 많은 경우의 사용예에서와 같이 어떤 설정값 이상의 좁은범위의 값을 측정하고자 할 경우에도"0"부터 카운터하는 카운터값을 래치하기 위하여 카운터(11) 출력 비트수와 같은 비트수를 갖는 래치회로(12) 가 필요하게 되고, 어떤 설정값을 기준으로 한 시간차이를 측정하고자 할 경우에도 래치된 값에서 설정값을 빼주어야 하는 결점이 있었다.However, in such a conventional timer circuit, the time can be measured over a wide range from the "0" state to the maximum, but in a narrow range of values above a certain set value as in the practical use case in many cases. In order to latch a counter value starting from "0", a latch circuit 12 having the same number of bits as the output number of the counter 11 is needed, and a time difference based on a certain set value is required. Even if we wanted to measure, there was a drawback to subtract the set value from the latched value.

본 고안은 상기와 같은 결점을 해결하기 위하여, 래치회로에 인가되는 카운터신호를 옵셋값 설정용 스위치에 의해 임의로 설정할 수 있게 하고, 그 옵셋값 설정용 스위치에 의해 설정된 값으로부터 래치신호가 들어올때까지의 시간을 정확히 측정할 수 있게 안출한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.In order to solve the above-mentioned drawbacks, the present invention allows the counter signal applied to the latch circuit to be arbitrarily set by the offset value setting switch, until the latch signal comes from the value set by the offset value setting switch. To be able to accurately measure the time of the, which will be described in detail by the accompanying drawings as follows.

제2도에 도시한 바와 같이, 클럭신호 입력단자(P₁)를 앤드게이트(AND_l),(AND₂)의 일측입력단자에 각각 접속하여 그의 출력단자를 카운터(1), (2)의 클럭단자(CK₁)(CK₂)에 접속함과 아울러 리세트신호 입력단자(P₂)를 카운터(1), (2)의 리세트단자(RE₁)(RE₂)에 접속하며, 카운터(1)의 출력단자(A₁-K₁)를 옵셋값 설정용 스위치(Sa-Sk)를 각각 통하여 다입력 낸드게이트(NAND₁)의입력단자에 접속하고 카우터(2)의 출력단자(A₂-A₂)를 래치단자(L)가 래치신호 입력단자(P₃)에 접속된 래치회로(3)의 입력단자(A-K) 및 다입력 낸드게이트(NAND₂)의 출력단자를 앤드게이트(AND₂)의 또 다른 입력단자에 접속하여 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.As shown in FIG. 2, the clock signal input terminal P ₁ is connected to one input terminal of the AND gate AND ₁ and AND ₂ , respectively, and its output terminal is connected to the counters 1 and 2, respectively. It is connected to the clock terminal CK ₁ and CK ₂ , and the reset signal input terminal P _{2 is} connected to the reset terminals RE ₁ and RE ₂ of the counters ₁ and ₂ . The output terminals (A _1- K ₁ ) of ( ₁ ) are connected to the input terminals of the multi-input NAND gate (NAND ₁ ) through the offset value setting switches (Sa-Sk), respectively, and the output terminals ( ₁ ) of the counter 2 ( a _₂ -A ₂₎ a latch terminal (gate-and the output terminal of the latch circuit 3, an input terminal (AK) and a multi-input NAND gate (NAND ₂₎ of the connection L) is a latch signal input terminal (P ₃₎ It is configured by connecting to another input terminal of (AND ₂ ), and the operation and effect of the present invention configured as described above will be described in detail.

리세트신호 입력단자(P₂)에 제3도의 (b)에 도시한 바와 같이 리세트신호가 입력되면, 이 리세트신호는 카운터(1)(2)의 리세트단자(RE_l),(RE₂)에 인가되어 그들을 리세트시키므로 그의 출력단자(A_l-K₁) (A₂-K₂)에는 모두 저전위 신호가 출력되고, 이에따라 낸드게이트(NAND_l),(NAND₂)의 출력단자에는 제3도의(c),(f)에 도시한 바와 같이 고전위신호가 출력된다. 이와 같이 낸드게이트(NAND₁)에서 출력된 고전위신호는 앤드게이트(AND₁)의 타측입력단자에 인가되므로, 클럭신호 입력단자(P₁)에 제3도의 (a)에 도시한바와 같이 입력된 클럭신호가 앤드게이트(AND₁)를 통하여 제3도의 (d)에 도시한 바와 같이 카운터(1)의 클럭단자(CK₁)에 인가되어 계수된다.When the reset signal is input to the reset signal input terminal P ₂ as shown in Fig. 3B, the reset signal is reset terminal RE _l of the counters 1, 2, and ( RE ₂ ) is applied to reset them, so that the output terminals A _l -K ₁ (A ₂ -K ₂ ) are all low-potential signals, and thus the outputs of the NAND gates (NAND _l ) and (NAND ₂ ). The high potential signal is output to the terminal as shown in (c) and (f) of FIG. Thus, since the high potential signal output from the NAND gate NAND ₁ is applied to the other input terminal of the AND gate AND ₁ , the high potential signal is input to the clock signal input terminal P ₁ as shown in FIG. The clock signal is applied to the clock terminal CK ₁ of the counter 1 and counted through the AND gate AND ₁ as shown in FIG.

또한, 이때 낸드게이트(NAND₁)에서 출력된 고전위신호는 인버터(I₁)에서 제3도의 (e)에 도시한 바와 같이 저전위 신호로 반전되어 앤드게이트(AND₂)의 입력단자에 인가되므로 그의 출력단자에는 타측 입력단자에 인가되는 신호에 관계없이 제3도의 (g)에 도시한 바와 같이 저전위 신호가 출력되어 카운터(2)의 클럭단자(CK₂)에 인가되고 이에 따라 카운터(2)의 출력단자(A₂-K₂)에는 계속 저전위신호가 출력된다.At this time, the high potential signal output from the NAND gate NAND ₁ is inverted into a low potential signal in the inverter I ₁ and applied to the input terminal of the AND gate AND ₂ as shown in FIG. Therefore, regardless of the signal applied to the other input terminal, its output terminal outputs a low potential signal to the clock terminal CK ₂ of the counter 2 as shown in (g) of FIG. The low potential signal is continuously output to the output terminals A ₂ -K _{2 of 2} ).

따라서, 상기와 같이 카운터(1)가 그의 클럭단자(CK₁)에 입력된 클럭신호를 계수하여 그의 출력단자(A₁-K₁)로 출력하고, 이 계수출력신호는 옵셋값 설정용 스위치(Sa-Sk)를 각각 통하여 낸드게이트(NAND₁)의 입력단자에 인가되므로 그 계수 출력신호가 옵셋값 설정용 스위치(Sa-Sk)를 단락하여 설정한 값과 같게 될때 낸드게이트(NAND₁)의 모든 입력단자에 고전위신호가 인가되고, 이에따라 그의 출력단자에는 제3도의 (c)에 도시한 바와 같이 저전위신호가 출력되어 앤드게이트(AND₂)를 차단상태로 만드므로 카운터(1)는 더이상 계수동작을 중지하게 된다.Thus, as described above, the counter 1 counts the clock signal input to its clock terminal CK ₁ and outputs it to its output terminals A ₁ -K ₁ , and this counting output signal is an offset value setting switch ( when the same as the value set so applied to the input terminal is the coefficient output signals to short-circuit the offset value setting switch (Sa-Sk) for the NAND gate (NAND ₁₎ through Sa-Sk), each of the NAND gate (NAND ₁₎ is applied to the signal high potential to all input terminals, yiettara its output terminal, so make into a low potential signal is an aND gate (aND ₂₎ the output cut-off state, as shown in the third degree (c) a counter (1) The counting operation is no longer stopped.

또한, 상기 앤드게이트(AND₁)에서 출력된 저전위 신호는 인버터(I_l)에서 제3도의 (e)에 도시한 바와 같이고전위 신호로 반전되어 앤드게이트(AND₂)의 입력단자에 인가되므로 클럭펄스 입력단자(P₁)에 입력된 클럭신호가 제3도의 (g)에 도시한 바와 같이 앤드게이트(AND₂)를 통하여 카운터(2)의 클럭단자(CK₂)에 인가되고, 이에 따라 카운터(2)는 그의 클럭단자(CK₂)에 인가된 클럭신호를 계수하여 래치회로(3)의 입력단자(A-K)와 낸드게이트(NAND₁)의 입력단자로 출력한다.Also applied to an input terminal of a low potential signal is an inverter (I _l) the one AND gate (AND ₂₎ is inverted to the high potential signal, as shown in the third degree (e) at the output from the AND gate (AND ₁₎ Therefore, the clock signal input to the clock pulse input terminal P ₁ is applied to the clock terminal CK ₂ of the counter 2 through the AND gate AND ₂ as shown in (g) of FIG. Accordingly, the counter 2 counts the clock signal applied to its clock terminal CK ₂ and outputs it to the input terminal AK of the latch circuit 3 and the input terminal of the NAND gate NAND ₁ .

이러한 상태에서 래치신호 입력단자(P₃)에 제3도의 (h)에 도시한 바와 같이 래치신호가 입력되면, 이 래치신호는 래치회로(3)의 래치단자(L)에 인가되므로 래치신호(3)는 그의 입력단자(A-K)에 인가된 카운터(2)의 계수신호를 저장한 후 그의 출력단자(A'-K')로 출력한다.In this state, when the latch signal is input to the latch signal input terminal P ₃ as shown in Fig. 3 (h), the latch signal is applied to the latch terminal L of the latch circuit 3, so that the latch signal ( 3) stores the count signal of the counter 2 applied to its input terminal AK and outputs it to its output terminals A'-K '.

그리고, 낸드게이트(NAND₁)는 카운터(4)의 계수신호가 최대로 될때, 즉 카운터(2)의 출력단자(A₂-K₂)모두에서 고전위 신호가 출력될때 그의 출력단자에 저전위 신호를 출력하여 앤드게이트(AND₂)를 차단시키므로 카운터(2)는 그의 최대 계수신호까지만 계수동작을 수행하게 된다.Then, the NAND gate NAND ₁ has a low potential at its output terminal when the counting signal of the counter 4 is maximized, that is, when a high potential signal is output at both the output terminals A ₂ -K ₂ of the counter 2. Since the AND gate AND ₂ is blocked by outputting a signal, the counter 2 performs the counting operation only up to its maximum counting signal.

이상에서와 같이 본 고안은 옵셋값 설정용 스위치에 의해 설정된 값 이후부터 래치신호가 들어올때까지의 시간을 래치회로(3)에서 정확히 측정하게 되므로 그 래치회로(3)의 비트수는 카운터(2)의 출력비트수만큼만 필요하게 되고, 또한 래치회로(3)의 시간 측정 범위를 옵셋값 설정용 스위치에 의해 임의로 설정할 수 있으므로, 모우터의 스피드를 제어하는 제어계에서 디지탈 방식으로 스피드를 제어하고자 할경우 그 시간을 측정하는 장치로서 매우 유용하게 적용될 수 있고 경제적인 부담을 절감할 수 있는 이점이 있게된다.As described above, since the present invention accurately measures the time from the value set by the offset value setting switch until the latch signal comes in the latch circuit 3, the number of bits of the latch circuit 3 is determined by the counter (2). Since only the number of output bits is required, and the time measurement range of the latch circuit 3 can be arbitrarily set by the offset value setting switch, the speed of the control system that controls the speed of the motor is to be controlled digitally. In this case, it can be very usefully applied as a device for measuring the time, and there is an advantage of reducing the economic burden.

Claims

The clock signal input terminal P ₁ is connected to the input terminals of AND gates AND ₁ and AND ₂ , respectively, and its output terminal is reset terminal RE ₁ (RE ₂ ) to the reset signal input terminal P. ₂ ) is connected to the clock terminals CK ₁ and CK ₂ of the counters (1) and (2) commonly connected to each other, and the output terminals (A _{1 to} K ₁ ) of the counter ( ₁ ) are offset value setting switches. Connect to the input terminal of the NAND gate NAND ₁ through Sa-Sk, and then connect the output terminal to the input terminal of the AND gate AND ₁ , and the AND gate AND through the inverter I ₁ . ₂ ) is connected to the input terminal of the counter (2), the output terminal (A _2- K ₂ ) of the counter 2, the latch terminal (L) is connected to the latch signal input terminal (P ₃ ) AK) and NAND gate (after connection to the input terminal of the NAND ₂₎ the NAND gate (having NAND ₂₎ the offset value to the output terminal, characterized in that configuration by connecting an input terminal of the aND gate (aND ₂₎ of Timer .