KR850000710B1 - Memory bank system - Google Patents
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Abstract
Description
제1도는 종래의 메모리뱅크 운영상태도.1 is a conventional memory bank operating state diagram.
제2도는 종래의 회로도.2 is a conventional circuit diagram.
제3도는 본 발명의 메모리뱅크 운영상태도.3 is a memory bank operating state of the present invention.
제4도는 본 발명의 회로도.4 is a circuit diagram of the present invention.
본 발명은 일정번지수 영역을 공통으로 사용하는 다수의 메모리뱅크로 된 시스템에 관한 것으로서, 번지수 범위가 큰 메모리소자(64K D RAM 등)를 이용해서도 일정번지수를 공통으로 사용할 수 있도록 한 것이다. 일반적으로 마이크로 프로세서가 반생하는 메모리 어드레스는 한계가 있다. 예를 들어 Z80같은 마이크로 프로세서는 16개의 어드레스 출력이 있어 최대 216(=64K)바이트를 지정할 수 밖에 없으므로, 데이타 양이나 프로그램 크기가 64K 바이트보다 클 경우에는 디스크같은 외부의 보조기억장치를 이용하는데 이 때 데이타의 입출력에 많은 시간이 소요되므로 고속처리가 불가능해진다.The present invention relates to a system consisting of a plurality of memory banks using a common address area in common, and to use a certain address in common even when using a memory device (64K D RAM, etc.) having a large address range. will be. In general, memory addresses that microprocessors reproduce are limited. For example, a microprocessor such as the Z80 has 16 address outputs and can only specify up to 2 16 (= 64K) bytes.If the amount of data or program size is larger than 64K bytes, an external auxiliary memory such as a disk is used. At this time, since the data input and output takes a lot of time, high-speed processing is impossible.
그러나 같은 어드레스로 지정될 수 있는 여러 개의 메모리뱅크를 두고 그 중에서 하나를 출력포트(outputport)로 선택하여 사용하는 방법이 고안되었으며 이 경우에는 출력포트에 출력하는 데이타를 바꿔주면 같은 메모리 어드레스라도 다른 데이타를 입출력할 수 있어 전체 메모리 용량도 늘리면서 고속처리가 가능해지도록 마이크로 프로세서에 다수개의 메모리뱅크를 두어 다수개의 메모리뱅크 중 1개의 메모리 뱅크에는 일정한 번지수 영역(MP/M경우 최상위 16KB, OASIS경우 최하위 16KB)을 공통으로 사용할 수 있도록 메모리 뱅크의 스위칭 및 ROM, RAN, I/O 등의 유기적인 관계를 지령하는 프로그램인 운영체제(Operating system)을 수록하고 있으며, 여기에서 마이크로 프로세서와 다수 메모리뱅크를 연결하여 MP/M같은 다수 사용자용의 운용체제에서도 각 사용자가 원하는 프로그램을 보조기억장치로부터 읽어 서로 다른 메모리뱅크에 넣어두고 일정시간(약 20밀리초)마다 절환하여 수행시킴으로서 하나의 CPU로서 다수 사용자의 동시 사용이 가능해진다. 이러한 운영체제는 메모리뱅크 절환 및 입출력장치(I/O)들의 유기적인 관계를 지령하는 프로그램이 컴퓨터내의 일정한 번지에 항상 저장되어 있는데 MP/M의 경우는 번지수 48K에서 64K까지 최상위 16K바이트를 차지하며, 다른 운용체제는 최하위 16K바이트 영역을 차지하는 경우도 있다.However, it has been devised to use several memory banks that can be assigned to the same address and select one of them as an output port. In this case, if the data outputted to the output port is changed, the same memory address may be different. In order to enable high-speed processing while increasing the total memory capacity, a plurality of memory banks are placed in the microprocessor. (Operating system), which is a program that commands the switching of memory banks and organic relations such as ROM, RAN, I / O, etc. so that they can be used in common, it contains a microprocessor and multiple memory banks. In multi-user operating systems such as MP / M, each user By reading the desired program from the auxiliary memory and putting it in different memory banks, the program is switched every predetermined time (approximately 20 milliseconds). In this operating system, programs that instruct memory bank switching and organic relations between input / output devices (I / Os) are always stored at a certain address in a computer. In the case of MP / M, they occupy the highest 16K bytes from 48K to 64K. Other operating systems may occupy the lowest 16K bytes.
이와같이 마이크로 프로세서와 연결되어 사용하는 다수의 메모리뱅크는 일예로 제1도와 같이 하나의 뱅크에는 16K비트 메모리소자를 32개(m1-m32) 사용하여 상위 48-64KB 또는 하위(0-16KB) 영역까지의 16KB만큼 일정번지수 영역으로 사용하는 메모리뱅크(B0)를 두며, 나머지 메모리뱅크(B1, B2, B3)는 16K 비트 메모리소자 24개로 0-48KB까지 운용하고 있다.As described above, a plurality of memory banks used in connection with a microprocessor, for example, as shown in FIG. 1, use 16 16-bit memory devices (m 1 -m 32 ) in one bank, using the upper 48-64KB or the lower (0-16KB). The memory bank B 0 is used as a constant address area as much as 16KB up to the area, and the remaining memory banks B 1 , B 2 , and B 3 are operated with 24 16K bit memory elements from 0 to 48KB.
그러나 다수 메모리뱅크 시스템에 있어서 하나의 CPU로서 시간에 따라 서로 다른 메모리뱅크를 절환해 주어야 하므로 메모리뱅크를 절환해 주는 프로그램은 메모리뱅크 절환에 관계없이 계속적으로 수행될 수 있도록 하여 그 프로그램을 포함하는 운영체제가 들어 있는 일정번지수 영역은 선택하는 메모리뱅크 번호에 관계 없이 절환되지 않고 공통으로 사용하도록 하고 다른 메모리뱅크에는 사용자 영역(USER AREA)을 두게 되는 것인데, 이 때 상기 메모리뱅크의 소재지 선택은 중앙처리장치(CPU)로부터 나오는 RAS(Row address strobe)신호(R0-R3)와 CAS(column address strobe)신호(C0-C3) 및 뱅크 선택신호(BN0, BN1)의 조합에 의하여 특정 번지수를 지정하게 되는 것이며, 상기에서 특정영역을 공통으로 사용하는 경우 하나의 뱅크에만 일정번지수 영역을 두는 까닭은 여러 메모리뱅크중 필요한 메모리뱅크의 주소를 지정하는 과정에서 메모리뱅크(B0)의 공동 영역 부분을 지정시 컨트롤 신호(C0-C3)가 모두 동시에 논리레벨 High 또는 Low로 되도록 설계되므로 다른 뱅크에도 일정번지수 영역을 각기 둔다면 모든 메모리 뱅크에서 일정번지수 영역에 해당되는 영역이 동시에 선택되다 문제가 따르기 때문이다.However, in many memory bank systems, as one CPU needs to switch different memory banks over time, the program that switches memory banks can be continuously executed regardless of the memory bank switching, and thus the operating system including the program. Regardless of the memory bank number to be selected, the constant address area containing is to be used in common without being switched, and the other memory banks have a user area. In this case, the location selection of the memory bank is central processing. By combination of RAS (Row address strobe) signal (R 0 -R 3 ), CAS (column address strobe) signal (C 0 -C 3 ) and bank select signal (BN 0 , BN 1 ) from the CPU It is to designate a specific address number, and in case of using a specific area in common, it is because a certain address number area is assigned to only one bank. Because different banks designed to be in the process of specifying the address of the memory bank of the necessary number of memory banks of memory banks (B 0) when the control signals specify a common area of the part (C 0 -C 3) are all at the same time as a logic level High or Low This is because if the constant address area is provided separately, the area corresponding to the constant address area is simultaneously selected in all memory banks.
따라서, 이러한 방식으로 종래에는 공통번지수 영역에는 독립된 소자로 된 16K 바이트의 메모리를 두고 절환해서 사용하는 48K 바이트의 번지수 영역에는 각 뱅크마다 16K 비트 소자 24개를 사용하여 다수개의 뱅크를 두고 운영하였으므로 뱅크 번호 및 번지수에 따라 다른 소자가 선택되어 사용하였으나 64K비트 소자를 사용할 경우 같은 소자의 번지수 영역이 64K 전체를 차지하므로 메모리뱅크 절환의 경우 공통으로 사용하고자 하는 번지수 범위에서도 다수의 메모리뱅크가 중복되어 존재하게 되어 특정번지수 영역에서는 하나의 공통뱅크만 선택되게 하는 회로가 필요한 것이다.Therefore, in this way, a 16K-byte address area, which is used by switching between 16K bytes of independent elements in the common address area, is operated with a plurality of banks using 24 16K-bit elements in each bank. Since different devices are selected and used according to the bank number and address number, however, when using 64K bit device, since the address number area of the same device occupies all 64K, a large number of memories can be used even in the address range that is commonly used for memory bank switching There is a need for a circuit that duplicates the banks so that only one common bank is selected in a particular address area.
본 반명은 이와같은 점을 감안하여 64K비트까지 수용하는 메모리소자를 사용해서도 특정의 뱅크에서 공통으로 사용하고자 하는 일정번지수 영역만을 선택할 수 있도록 하므로서 이러한 일정번지수 영역을 공통으로 사용하고자 하는 다수 뱅크 메모리 시스템을 제작함에 있어 규격을 축소하고 원가절감을 이룰 수 있도록 하는데 그 목적이 있다.In view of this, many of us want to use these constant address areas in common by using only memory devices that can accommodate up to 64K bits. The purpose is to reduce the size of the bank memory system and achieve cost reduction.
이를 도면에 의거 상세히 설명하면 다음과 같다.This will be described in detail based on the drawings.
즉, 제4도와 같이 64K비트까지 수용하는 메모리소자 8개(M1-M8)로 되는 64KB 메모리뱅크(B0'-B3')를 구성하고, 그 중 메모리뱅크(B0')의 48-64KB 영역(A) (또는 0-16KB)만 공통영역으로 사용하도록 구성되는 것으로서, 뱅크 번호 선택신호(BN0,BN1)를 입력으로 하는 디코더(D2)의 출력단을 멀티 플렉서(MUX)의 입력단(A0-A3)에 연결하고 상기 멀티플렉서(MUX)에는 또 하나의 입력(B0-B3)을 두뇌 입력(B1-B3)은 공통으로 전원(+5V)에 연결하고 한 입력(B0)은 CAS 신호를 입력으로 하는 낸드게이트(N3)의 출력단에 연결하고 한편으로는 번지수(A14,A15) 신호를 직접 또는 인버터를 통한 점을 절환접점으로 하는 일정번지수 영역 선택스위치(SW)를 두며, 이 스위치(SW)를 통해 들어오는 신호를 두 입력으로 하는 낸드게이트(N1)의 출력과 CAS 신호를 두 입력으로 하는 낸드게이트(N2)를 구성하여 이 낸드게이트(N2)의 출력단은 상기 멀티플렉서(MUX)의 두 입력(A0-A3,B0-B3) 중 하나를 선택도록 하는 셀렉터단자(S)에 연결하고 멀티플렉서(MUX)의 출력단(Y0-Y3)에는 번지수 영역이 큰 메모리소자로 된 다수개의 메모리뱅크(B0'-B3')에 각기 연결하고, 또 하나의 신호는 상기 메모리뱅크(B0'-B3')에 동시에 인가되도록 하여서 구성된 것이다.That is, in the eighth memory element for receiving 4-bit up to 64K as help one (M 1 -M 8) 64KB memory bank (B 0 '-B 3') and the configuration, of a memory bank (B 0 ') which is in It is configured to use only the 48-64KB area A (or 0-16KB) as a common area, and the output terminal of the decoder D 2 which receives the bank number selection signals BN 0 and BN 1 as a multiplexer ( a MUX) at the input terminal (a 0 -A 3) connected to the input and another one of said multiplexer (MUX) (B 0 -B 3 ) enter the brain (B 1 -B 3) is common to the power supply (+ 5V) One input (B 0 ) is connected to the output terminal of the NAND gate (N 3 ) that accepts the CAS signal, and the address of the address (A 14 , A 15 ) signal is directly or through the inverter to the switching contact. predetermined address area can dumyeo a selection switch (SW) which, to embellish the output and the CAS signal of the NAND gate (N 1) of the incoming signal via a switch (SW) to both inputs of two input An output terminal of the NAND gate (N 2) to configure the gate (N 2) is a selector terminal (S) to a selected one of the two inputs (A 0 -A 3, B 0 -B 3) of said multiplexer (MUX) And the output terminals (Y 0 -Y 3 ) of the multiplexer (MUX), respectively, to a plurality of memory banks B 0 '-B 3 ', each of which is a memory device having a large address area, and another signal. It is configured to be simultaneously applied to memory banks (B 0 ' -B 3 ').
본 발명의 구성에 있서 RAS 및 CAS 신호는 다이내믹템(Dynamic RAM)에 열번지 및 행선지를 입력하기 위한 타이밍신호(Timing Signal)로서 보통 CAS신호가 RAS 신호보다 약간 지연된 시간이고 두 신호가 모두 입력된 소자만 선택하도록 CPU의 메모리 요구신호(MREQ) 신호를 RAS 신호로 사용하고 이보다 약간(약 50nsec 정도) 지연시켜 CAS 신호를 만든다.In the configuration of the present invention, the RAS and CAS signals are timing signals for inputting a thermal address and a destination into a dynamic RAM, and usually CAS signals are slightly delayed than RAS signals, and both signals are input. The memory request signal (MREQ) of the CPU is used as the RAS signal to select only the device, and a delay (around 50 nsec) is delayed to generate the CAS signal.
그리고 BN0및 BN1은 메모리의 뱅크번호를 지정하는 신호로서 프로그램에 의해 출력포트에 데이타를 출력시켜 래치(Latch)된 시호이며, BN0, BN1, 신호와 메모리뱅크 번호와의 관계는 아래와 같다.In addition, BN 0 and BN 1 are signals that designate the bank number of the memory and are latched by outputting data to the output port by the program. The relationship between BN 0 , BN 1 , and the signal and the memory bank number is as follows. same.
그리고 스위칭(SW)은 공통으로 사용할 번지수 영역을 선택하기 위한 것으로서, A14, A15의 번지수 레벨을 선택하여 낸드 게이트(N1)와 연결함으로서 A14, A15의 번지수 레벨에 따라 아래와 같은 영역을 선택한다.In addition, switching SW is used to select the address area to be used in common, and the address level of A 14 and A 15 is selected and connected to the NAND gate N 1 , thereby depending on the address level of A 14 and A 15 . Select the following area.
이러한 구성의 본 발명에 대한 동작상태를 설명하면, 제4도와 같이 구성된 회로에서, 최상위 16K 바이트(48-64K)를 공통번지수 영역으로 사용할 때는 스위칭(SW)를 A14, A15의 레벨이 High가 되도록 연결하고, 이 때 전원을 인가하면 ROM에 있는 초기와 프로그램에 의하여 메모리뱅크 선택포트에 선택하고자 하는 뱅크번호를 출력시킨다. 따라서 디코더(D2)의 출력중 하나만 Low 레벨을 유지하게 된다. 그리고 공통번지수 영역의 RAM을 선택하고자 하면 CPU에서 먼저 A14, A15의 신호가 모두 High 레벨로 나오므로 낸드게이트(N1)의 출력은 LOW 레벨로 된다. 따라서 낸드게이트(N2)의 출력은 CAS 신호와 관계없이 High 레벨로 된다.Referring to the operation state of the present invention having such a configuration, in the circuit configured as shown in FIG. 4, when the highest 16K bytes (48-64K) are used as the common address area, the switching (SW) level of A 14 , A 15 is increased. Connect so as to be High, and if power is supplied at this time, the bank number to be selected is output to the memory bank selection port by initial and program in ROM. Therefore, only one of the outputs of the decoder D 2 maintains the low level. And if you want to select the RAM of the common address area, since the signals of A 14 and A 15 come out from the CPU first , the output of the NAND gate N 1 becomes LOW level. Therefore, the output of the NAND gate N 2 becomes a high level regardless of the CAS signal.
따러서 이 때 MUX의 출력은 B측 입력(B0, B1, B2, B3)을 출력측(Y0, Y1, Y2, Y3)에 전달하는데 B1, B2, B3는 모두 전원측에 연결되어 있으므로 Y1, Y2, Y3는 모두 High 레벨로 되어 메모리뱅크 C1, C2, C3에는 CAS(1, 2, 3) 입력이 High 레벨로 들어가게 선택되지 않는다. 그러나 B0'는 CAC 신호를 낸드게이트(N3)를 통하여 발전되었으므로 Low 레벨로 되고 Y0를 통하여 뱅크 C0의 CAS0입력으로 전달되어 뱅크 C0의 A부분(48-64K)이 선택된다.Picking up the output of the time MUX is B-side input (B 0, B 1, B 2, B 3) to the output (Y 0, Y 1, Y 2, Y 3) for conveying the B 1, B 2, B 3 Are all connected to the power supply, so Y 1 , Y 2 , and Y 3 are all at the high level, and CAS (1, 2, 3) inputs are not selected to enter the high level in memory banks C 1 , C 2 , and C 3 . However, since B 0 'is a CAC signal developed through the NAND gate (N 3 ), it goes to the low level and is transferred to the CAS 0 input of the bank C 0 through Y 0 to select the A portion (48-64K) of the bank C 0 . .
한편, 공통번지수 영역이 아닌 0-48K까지의 번지수 영역을 선택할 때는 낸드게이트(N1)에 입력된 A14, A15의 레벨이 모두 High가 아니므로 낸드게이트(N1)의 출력은 High 레벨로 되며 낸드게이트(N2)의 출력은 CAS 신호를 반전시키게 되고 따라서 그 순간 MUX의 선택신호(S)가 Low 레벨로 MUX의 A측 입력(A0, A1, A2, A3)을 출력측에 전달하게 되는데, 이미 디코더(D2)를 통하여 BN0, BN1에 의하여 A측 입력(A0, A1, A2, A3)중 하나만 Low 레벨로 되어 있으므로 뱅크 C0, C1, C2, C3중 하나에만 CAS 신호가 Low 레벨로 전달되어 원하는 뱅크가 선택되는 것이다.On the other hand, when selecting the address of the area to be 0-48K not the common address region can be a NAND gate (N 1) of A 14, A 15 with both the level of not a High output of the NAND gate (N 1) is input to the High level and the output of the NAND gate (N 2 ) inverts the CAS signal so that the MUX select signal (S) is at the low level at the moment AUX input (A 0 , A 1 , A 2 , A 3 ) of MUX ) Is passed to the output side.Because only one of the A inputs (A 0 , A 1 , A 2 , A 3 ) is low level by BN 0 , BN 1 through the decoder D 2 , the bank C 0 , Only one of C 1 , C 2 , and C 3 is passed the CAS signal at a low level, and the desired bank is selected.
그리고 선택하는 뱅크를 절환하고자 할 경우에는 공통번지수 영역내의 프로그램으로 뱅크 선택 출력포트에 BN0, BN1를 바꾸어 출력함으로서 가능해진다.When the bank to be selected is to be switched, the BN 0 and BN 1 are outputted to the bank selection output port by a program in the common address area.
만약 최하위 16K 바이트(0-16K)를 공통번지수 영역으로 사용하고자 할 경우에는 A14, A15의 번지수 레벨이 모두 Low 레벨이 되도록 스위치(SW)를 선택하면 낸드게이트(N1)의 출력이 High 레벨이 되고, 그 이후 동작은 위의 설명과 같다.If you want to use the lowest 16K bytes (0-16K) to be a common area address, the A 14, address number of levels of A 15 are both by selecting a switch (SW) so that the Low-level output of the NAND gate (N 1) At this high level, the operation thereafter is as described above.
이상에서와 같이 동작하는 본 발명의 일정번지수 영역을 공통으로 사용하는 다수뱅크 메모리 시스템에 있어서는 일정번지수 영역을 선택하는 경우 메모리뱅크의 선택 신호에 관계없이 일정번지수 영역을 둔 측정 메모리뱅크를 선택하게 되는 것이기 때문에 특정뱅크에만 일정번지수 영역을 둘 수 없는 64K 비트 메모리 소자로서도 그러한 기능을 수행시킬 수 있는 것이다.In the multiple bank memory system using the constant address area of the present invention operating as described above, when the constant address area is selected, the measured memory bank having the constant address area regardless of the signal selected by the memory bank is selected. Because of the choice, 64K bit memory devices that can't have a certain address area in a particular bank can do so.
따라서 이러한 다수 메모리뱅크 시스템 제작시 번지수 범위가 작은 16K 비트 메모리 소자가 아닌 번지수 범위가 큰 64K 비트 등의 메모리 소자를 이용할 수 있는 것이기 때문에 그 규격을 축소화할 수 있을 뿐만 아니라 제작비 절감에도 부응할 수 있는 유익한 특징을 지닌 것이다.Therefore, when manufacturing such multiple memory bank systems, memory devices such as 64K bits with a large address range can be used instead of 16K bit memory elements with a small address range, thereby not only reducing the size but also meeting manufacturing costs. It has a beneficial characteristic that can be.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019830000024A KR850000710B1 (en) | 1983-01-06 | 1983-01-06 | Memory bank system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019830000024A KR850000710B1 (en) | 1983-01-06 | 1983-01-06 | Memory bank system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR840003373A KR840003373A (en) | 1984-08-20 |
| KR850000710B1 true KR850000710B1 (en) | 1985-05-15 |
Family
ID=19227964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019830000024A KR850000710B1 (en) | 1983-01-06 | 1983-01-06 | Memory bank system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR850000710B1 (en) |
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1983
- 1983-01-06 KR KR1019830000024A patent/KR850000710B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR840003373A (en) | 1984-08-20 |
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