KR830000737B1

KR830000737B1 - Waveform shaping circuit

Info

Publication number: KR830000737B1
Application number: KR1019790003596A
Authority: KR
Inventors: 가즈유끼 고바야시; 쯔도무 가구야
Original assignee: 고바야시 다이유우; 후지쯔으 가부시기 가이샤
Priority date: 1979-10-18
Filing date: 1979-10-18
Publication date: 1983-04-07

Abstract

내용 없음.No content.

Description

Waveform shaping circuit

제1도는 본 발명의 일실시예의 회로도.1 is a circuit diagram of one embodiment of the present invention.

제2도는 제1도 회로도의 동작 설명도.2 is an operation explanatory diagram of the circuit diagram of FIG. 1;

본 발명은 입출력 특성에 히스테리시스 루프를 가진 쉬미트 회로의 동작을 하는 파형 정형회로에 관한 것이며 특히 입력 임피던스가 높고 출력 임피던스가 낮은 파형 정형회로에 관한 것이다.The present invention relates to a waveform shaping circuit for operating a Schmitt circuit having a hysteresis loop in input / output characteristics, and more particularly to a waveform shaping circuit having a high input impedance and a low output impedance.

일반적으로 입력신호를 구형파로 전환하는 쉬미트 회로와 같은 파형 정형회로가 널리 이용되고 있으며 특히 디지탈 기술의 분야에서는 중요한 역활을 하고 있다.In general, waveform shaping circuits such as a Schmitt circuit for converting an input signal into a square wave are widely used, and play an important role in the field of digital technology.

더욱 종래에 이 종류의 파형 정형회로에서는 입력 임피던스가 높고 출력 임피던스가 낮아서 그 히스테리시스 루프를 자유로 설정하는 것은 없었다. 특히 히스테리시스 루프가 이론적으로 결정되는 것은 전무하다고 하여도 좋으며 이러한 점의 개발이 특히 바람직했다.More conventionally, in this type of waveform shaping circuit, the input impedance is high and the output impedance is low, so that the hysteresis loop is not set freely. In particular, it can be said that no hysteresis loop is theoretically determined, and the development of this point is particularly desirable.

본 발명은 상술한 점을 감안하여 된 신규한 발명이며, 입력 임피던스가 높고 출력 임피던스가 낮으며 더욱 히스테리시스 루프의 설정을 자유롭게 하는 파형 정형회로를 제공하려함에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above point, and an object thereof is to provide a waveform shaping circuit having a high input impedance, a low output impedance, and more freely setting a hysteresis loop.

본 발명에 의한 파형 정형회로에 있어서, 그 입력신호가 제1단자에 입력되는 제1의 MOS 트랜지스터와 제2 단자를 출력으로 하는 제2의 MOS 트랜지스터의 제1 단자와의 사이에 설치되는 동작 전압 설정용 소자와 제1의 MOS 트랜지스터의 제3 단자와 기준전위간에 접속되는 히스테리시스 루프 전압 설정용 소자와 제1의 MOS 트랜지스터의 제3단자에 접속되는 제2단자와 제2의 MOS 트랜지스터의 제2 단자에 접속되는 제1의 단자를 갖는 제3의 MOS 트랜지스터를 갖추어서 구성됨을 특징으로 하며, 여기서 MOS 트랜지스터의 제1의 단자는 게이트 전극에 해당하며, 제2의 단자는 드레인(또는 소오스)이고 제3의 단자는 소오스(또는 드레인)에 상당한다.In the waveform shaping circuit according to the present invention, an operating voltage provided between a first MOS transistor whose input signal is input to a first terminal and a first terminal of a second MOS transistor whose output is a second terminal. Hysteresis loop voltage connected between the setting element, the third terminal of the first MOS transistor and the reference potential, and the second terminal connected to the third terminal of the first MOS transistor and the second of the second MOS transistor. And a third MOS transistor having a first terminal connected to the terminal, wherein the first terminal of the MOS transistor corresponds to a gate electrode, and the second terminal is a drain (or source). The third terminal corresponds to a source (or a drain).

이하 본 발명의 일실시예에 대하여 설명하면, 제1도는 본 발명에 의한 파형 정형회로의 일실시예 회로이고 제2도는 상술의 회로도의 동작 설명도를 표시한다. 도면중 Q₁은 제1의 MOS 트랜지스터, Q₂는 제2의 MOS 트랜지스터, Q₃은 제3의 MOS 트랜지스터, Q_4a-Q_4n는 동작전압 설정용소자, Q_5a-Q_5n는 히스테리시스 루프 전압설정용소자, 6a, 6b, 6c는 저항을 표시한다.Hereinafter, one embodiment of the present invention will be described, in which FIG. 1 is an embodiment circuit of the waveform shaping circuit according to the present invention, and FIG. 2 is a diagram illustrating the operation of the above-described circuit diagram. In the figure, Q ₁ is a first MOS transistor, Q ₂ is a second MOS transistor, Q ₃ is a third MOS transistor, Q _4a -Q _4n is an operating voltage setting element, and Q _5a -Q _5n is a hysteresis loop voltage. Setting elements 6a, 6b, and 6c indicate resistances.

본 발명에 의하면 입력신호가 제1의 MOS 트랜지스터(Q₁)의 게이트에 입력되지 않은 상태에서는 제2의 MOS 트랜지스터(Q₂)가 "ON"이 되도록 바이어스 조건을 설정하는 것으로 즉 제2의 MOS 트랜지스터(Q₂)의 게이트에서는 입력전압 [V_DD-V₁], (단 V₁은 동작전압설정용소자 Q_4a내지 Q_4n의 전압이 됨)이 가하여져서 이 입력전압은 제2의 MOS 트랜지스터(Q₂)의 게이트의 드레스 홀드 전압(V_TH2)보다 크게끔 설정한다.According to the present invention, when the input signal is not input to the gate of the _first MOS transistor Q ₁ , the bias condition is set so that the second MOS transistor Q ₂ is turned “ON”. The input voltage [V _DD -V ₁ ], (where V ₁ becomes the voltage of the operating voltage setting elements Q _4a to Q _4n ) is applied to the gate of the transistor Q ₂ , and this input voltage is the second MOS transistor. It is set to be larger than the dress hold voltage V _TH2 of the gate of (Q ₂ ).

이제 전압설정용소자는 MOS 트랜지스터의 소오스와 게이트를 단락시킨 것이 이용되고 있으며 이 구성은 제너 다이오드와 같은 동작을 하는 것으로, 기준전압으로 하여 이용할 수 있다.A voltage setting element is now used in which the source and the gate of the MOS transistor are short-circuited. This configuration works like a Zener diode and can be used as a reference voltage.

그러나, 이 MOS 트랜지스터는 그 갯수(n)에 의하여 임의 크기의 기준전압(n V_THA), (단 V_THA는 MOS 트랜지스터 1개의 드레스 홀드 전압임)을 얻을 수가 있으며, 더욱 저항(6c)는 제2의 MOS 트랜지스터(Q₂)가, OFF로 되었을때 그 게이트에 주어져 있는 전하를 방전하기 위한 방전용 저항으로 작동한다.However, the MOS transistor is the reference voltage (n V _THA) of any size by the number (n), can be obtained (where V _THA is a MOS transistor one dress hold voltage being), and more resistance (6c) is the When the MOS transistor Q _{2 of 2} is turned off, it operates as a discharge resistor for discharging the electric charge given to the gate thereof.

이와 같은 상태에서 제1의 MOS 트랜지스터(Q₁)은 그 게이트까지 입력신호가 없는한 제2의 MOS 트랜지스터(Q₂)의 출력단자 OUT에 게이트가 접속되는 제3의 MOS 트랜지스터(Q₃)도, 그 제2의 MOS 트랜지스터(Q₂)의 출력단자 OUT가 저전위임으로 OFF가 된다.In this state, the first MOS transistor Q ₁ also has a third MOS transistor Q ₃ having a gate connected to the output terminal OUT of the second MOS transistor Q _{2 as} long as there is no input signal to the gate. The output terminal OUT of the second MOS transistor Q ₂ is turned off because of its low potential.

따라서 출력단 OUT은 접지전위 영(0)이 얻어진 고로 이 상태에서는 제1의 MOS 트랜지스터(Q₁)의 게이트(입력단 IN)에, 예를들어 제2도(a)와 같은 입력신호를 받는다. 이때 입력신호의 전위가 제1의 MOS 트랜지스터(Q₁)의 드레스 홀드 전압(V_THl)이상 (t₁∼)이 되어도 그 제1의 MOS 트랜지스터(Q₁)의 소오스에 접속되는 히스테리시스 루프 전압설정용소자(Q_5a-Q_5n의 전압 V₂)에 의하여 그 제1의 MOS 트랜지스터(Q₁)는 소스와 게이트간의 전위차를 충분히 크게 할 수가 없어서 (ON)으로 되지 않는다.Therefore, the output terminal OUT receives the input signal as shown in FIG. 2A, for example, at the gate (input terminal IN) of the first MOS transistor Q _{1 since the} ground potential zero is obtained. At this time, even if the potential of the input signal becomes more than the dress hold voltage V _THl of the first MOS transistor Q ₁ (t ₁ to), the hysteresis loop voltage is connected to the source of the _first MOS transistor Q ₁ . The first MOS transistor Q ₁ can not sufficiently increase the potential difference between the source and the gate due to the voltage V ₂ of the elements Q _5a -Q _5n , so that it is not turned ON.

히스테리시스 전압설정용소자 Q_5a내지 Q_5n도 동작전압설정용소자 Q_4a내지는 Q_4n와 같이 단락된 MOS 트랜지스터로 구성되는 1개의 MOS 트랜지스터의 드레스 홀드 전압을 V_THB로 하면, 히스테리시스 루프전압설정용소자(Q_5a-Q_5n)는 n·V_THB(단 n는 MOS 트랜지스터의 갯수)의 전압을 갖는다. 그러므로, 제1의 MOS 트랜지스터가 'ON'이 되려면 입력전압이 V_TH1+nV_THB이 되는 시점(t₂)가 된다.Hysteresis voltage setting element Q _5a to Q _{5n is} also an operating voltage setting element Q _4a to Q _{4n. When} the dress-hold voltage of one MOS transistor composed of short-circuit MOS transistors is set to V _THB , the hysteresis loop voltage setting element Q _5a -Q _5n has a voltage of n · V _THB (where n is the number of MOS transistors). Therefore, when the first MOS transistor is turned 'ON', it is a time point t ₂ when the input voltage becomes V _TH1 + nV _THB .

이렇게 함으로서 제1의 MOS 트랜지스터(Q₁)이 'ON'이 되면, 제1의 MOS 트랜지스터(Q₁)의 드레인 전위는 약 nV_THB로 되어, 제2의 MOS 트랜지스터(Q₂)의 게이트 전위는 [nV_THB-nV_THA]가 된다.In this way, when the first MOS transistor Q ₁ is 'ON', the drain potential of the _first MOS transistor Q ₁ becomes about nV _THB , and the gate potential of the _second MOS transistor Q ₂ is [nV _THB -nV _THA ].

이 게이트 전위에서 제2의 MOS 트랜지스터(Q₂)가 차단되도륵, 상기 전압설정용소자의 MOS 트랜지스터의 갯수를 미리 정해두면, 제2의 MOS 트랜지스터(Q₂)는 'OFF'가 되어 그 출력단 OUT에 대해 대략 전원전압 V_DD가 되며, 실제적으로는 [V_DD-(저항 6b의 전압강하분)]의 전위가 얻게 된다.Even if the second MOS transistor Q ₂ is cut off at this gate potential, when the number of MOS transistors of the voltage setting element is determined in advance, the second MOS transistor Q ₂ is turned off and its output stage is turned off. The supply voltage V _DD is approximately equal to OUT, and the potential of [V _DD- (voltage drop of resistor 6b)] is actually obtained.

이로부터 제3의 MOS 트랜지스터(Q₃)은 'ON'이 되며 제1의 MOS 트랜지스터(Q₁)의 드레인의 전위를 더 내려서 제2의 MOS 트랜지스터(Q₂)의 'OFF' 상태를 유지하여 이러한 상태는 입력전압이 제1의 MOS 트랜지스터(Q₁)의 드레스 홀드 전압 V_TH1과 제2의 기준 전압원의 전원 n·V_THB와의 더하기(V_TH1+n·V_THB)값 이하(t₃)가 되었을 때도 유지가 된다.From this, the third MOS transistor Q ₃ becomes 'ON' and further lowers the potential of the drain of the _first MOS transistor Q ₁ to maintain the 'OFF' state of the second MOS transistor Q ₂ . In this state, the input voltage is equal to or less than the value of the dress-hold voltage V _TH 1 of the _first MOS transistor Q ₁ and the power supply n · V _THB of the second reference voltage source (V _TH 1 + n · V _THB ) (t _It is maintained even when it becomes ₃ ).

이러한 상태에 있어서는 제3의 MOS 트랜지스터(Q₃)는 'ON' 상태로 되어 있다.In this state, the third MOS transistor Q ₃ is in an 'ON' state.

따라서 제1의 MOS 트랜지스터(Q₁)의 소오스 전위는 약 0임으로, 그 제1의 MOS 트랜지스터(Q₁)은 입력전압이 그 제1의 MOS 트랜지스터(Q₁)의 드레스 홀드 전압 V_TH1이하(t

)로 되면 '0FF'가 된다.Accordingly, the first randomly in the source potential of the MOS transistor (Q ₁₎ is about 0, the MOS transistor (Q ₁₎ of the first input voltage is dress hold voltage of the first MOS transistor (Q ₁₎ of V _TH 1 or less (t

) Becomes '0FF'.

제1의 MOS 트랜지스터(Q₁)가 'OFF'가 되면 제2의 MOS 트랜지스터(Q₂)의 게이트 전위는 입력신호가 없을때와같이 [V_DD-V₁]가 되어서, 제2의 MOS 트랜지스터(Q₂)는 'ON'이 되며 이 때문에 제3의 MOS 트랜지스터(Q₃)는 'OFF'가 되어 최초의 상태로돌아간다.When the first MOS transistor Q ₁ becomes 'OFF', the gate potential of the _second MOS transistor Q ₂ becomes [V _DD -V ₁ ] as in the case where there is no input signal, and thus the second MOS transistor (Q ₂ ) becomes 'ON' and thus the third MOS transistor Q ₃ becomes 'OFF' to return to the initial state.

제2도(b)에 구형파형의 출력전압파형을 표시한다. 즉 제2의 MOS 트랜지스터(Q₂)가 'ON'일 경우 제1의 MOS 트랜지스터(Q₁)은 히스테리시스 루프 전압설정용소자(Q_5a-Q_5n)에 의하여 바이어스가 걸려서 드레스 홀드치가 높아지며 또 제2의 MOS 트랜지스터(Q₂)가 'OFF'일 경우, 제1의 MOS 트랜지스터(Q₁)는 제3의 MOS 트랜지스터(Q₃)에 의하여, 바이어스가 해제되어 드레스 홀드치가 낮아지게 된다.The output voltage waveform of the square waveform is shown in FIG. That is, when the second MOS transistor Q ₂ is 'ON', the first MOS transistor Q ₁ is biased by the hysteresis loop voltage setting elements Q _5a -Q _5n to increase the dress hold value. When the second MOS transistor Q ₂ is 'OFF', the first MOS transistor Q ₁ is released by the third MOS transistor Q ₃ , so that the dress hold value is lowered.

본 발명에 있어서는 입력단이 MOS 트랜지스터(Q₁)을 사용하고 또 출력단에서도 MOS 트랜지스터(Q₂)를 사용하고 있다. 따라서 저항 6c의 값이 낮을때도 높은 입력 임피던스와 낮은 출력 임피던스를 가질 수가 있다.In the present invention, the input terminal uses the MOS transistor Q ₁ , and the output terminal uses the MOS transistor Q ₂ . Therefore, even when the value of the resistor 6c is low, it can have a high input impedance and a low output impedance.

다시 본 발명의 입출력 특성은 제2도(C)와 같이 도시된 것처럼 히스테리시스 루프 전압은 nV_THB가 되고 MOS 트랜지스터의 갯수에 의하여 결정할 수가 있다. 그러므로, 히스테리시스 루프의 변경은 자유롭고 용이하며, 또한 이론적으로 결정할 수 있다.Again, as shown in FIG. 2C, the input / output characteristic of the present invention is a hysteresis loop voltage of nV _THB and can be determined by the number of MOS transistors. Therefore, the change of the hysteresis loop is free and easy and can also be determined theoretically.

따라서 본 발명에 의한 파형 정형회로는 특히 LSI로 형성함이 용이하고 또한 모든 구성이 MOS 트랜지스터이므로 제작이 용이하다.Therefore, the waveform shaping circuit according to the present invention is particularly easy to form with LSI and is easy to manufacture since all configurations are MOS transistors.

그리고, 동작전압 설정용소자의 MOS 트랜지스터 갯수는 제1의 MOS 트랜지스터(Q₁)의 'ON'보다 제2의 MOS트랜지스터(Q₂)의 'OFF'를 하게 되는 전압으로 결정되며 제2의 기준전압원과 동일전위가 되도록 MOS 트랜지스터 Q_4a-Q_4n의 갯수가 결정된다.The number of MOS transistors of the device for setting the operation voltage is determined by the voltage at which the second MOS transistor Q ₂ is 'OFF' than the 'ON' of the first MOS transistor Q ₁ . The number of MOS transistors Q _4a -Q _4n is determined to be at the same potential as the voltage source.

이와 같이 본 발명에 의하면 입력임피던스가 높고 출력 임피던스가 낮으며 잡음에 강한 파형 정형회로를 얻을 수가 있으며, 또, 히스테리시스 루프의 설정이 자유롭고, 또한 용이하게 되며 특히 LSI 화에 적합한 파형 정형회로를 얻게 된다.As described above, according to the present invention, a waveform shaping circuit having a high input impedance, a low output impedance, and a strong noise noise can be obtained, and a hysteresis loop can be set freely and easily. In particular, a waveform shaping circuit suitable for LSI can be obtained. .

Claims

A waveform shaping circuit for shaping an input signal into a rectangular output signal, comprising: a first MOS transistor (Q ₁ ) in which the input signal is input to a first terminal, and a second terminal having the second terminal as an output terminal; MOS transistor (Q _2), a second terminal and the operating voltage setting for the MOS transistor of the second inserted between terminal 1 of the second MOS transistor (Q ₂₎ of the of the first MOS transistor (Q ₁₎ of The element Q _4a ... Q _4n , the hysteresis loop voltage setting element Q _5a ... Q _5n inserted between the third terminal and the reference potential of the _first MOS transistor Q ₁ , and the first The third MOS transistor Q having a second terminal connected to the third terminal of the MOS transistor Q ₁ , and a _first terminal connected to the second terminal of the second MOS transistor Q ₂ . ₃ ) A waveform shaping circuit comprising: a.