KR800001338B1 - 주파수 더블러 - Google Patents

Abstract

내용 없음.

Description

주파수 더블러

제1도는 본 발명에 따른 주파수 더블러의 실시예의 회로도.

제2a-2g도는 제1도 및 5도의 회로의 동작에 관한 파형도.

제3a-3c도는 제1 및 제5도의 회로의 동작에 관한 다른 파형도.

제4a-4c도는 제1 및 제5도의 회로의 동작에 관한 다른 파형도.

제5도는 본 발명에 따른 주파수 더블러의 다른 실시예의 회로도.

본 발명은 주파수 더블러(doubler)에 관한 것이다.

텔레비죤 수상기에서, 수평주사에 수직주사의 동기는 적당한 영상 디스플레이를 위하여 요구된다. 동기의 결함은 영상의 이월 및 불량한 엇갈린 주사의 원인이된다. 등기를 위하여는 많은 텔레비죤 장치가 수평 편향회로로부터 유도된 수평 귀선펄스를 이용한다. 에이, 아암. 밸러번에게 특허 허여된 미국특허 제3,878,336호인 예를들어 수평출력변압기로부터 얻어진, 수평주파수 속도 f_H에서 일어나는 입력신호는 주파수가 두배로 된 다주파수가 두배로 된 출력신호는 다음에 수직 편향회로를 구동시키는 수직 카운트다운 장치에 인가된다. 주파수 더블러의 출력신호가 2f_H속도로 약간 빗나간다면 불량한 교차와 희미해진 영상이 일어난다.

약간의 주파수 더블링 회로는 위상 결합루프와 같은 위상검출기 수단과 2f_H수직 발진기를 사용하여 f_H입력신호에 발진기를 결합시킨다. 전위차계는 발진기 주파수를 설정시키는데 필요하다. 상술한 특허에서 설명한 바와 같은 많은 수직 카운트 다운 장치는 수직발진기와 그와 연관된 주파수 세트 전위차계를 소거하므로, 동조장치를 필요로 하지 않는 주파수 더블러는 바람직한 것이다.

차등 증폭기는 제1기준 전압 레벨에서 입력단자를 바이어스 시키는 제1바이어스회로에 연결된 제2의 두입력단자를 가진다. 이중 레벨전압은 톱니파 전압에 응답하여 차동증폭기의 출력단자에서 발생되는데 그 톱니파 전압은 제1주파수에서 반복되며 제1입력단자에 연결된다. 톱니파 전압이 제1기준 전압 레벨과 동일할때 그 이중 레벨전압은 레벨을 전이시킨다. 제1입력단자에 연결된 제2바이어스 회로는 오프세트 전압에 의하여 제1기준 언압레벨과 다른 제2기준 전압 레벨에 제1입력단자를 바이어스 시킨다. 그 제2기준 전압 레벨은 각 이중 레벨전압 레벨의 기간을 동일화시키도록 선정된다. 따라서 그 이중레벨 전압은 제1주파수를 두배의 비율로 레벨전이 시킨다.

이하 본 발명의 실시예를 첨부된 도면에 따라 상세히 설명한다.

제1도에서, 트랜지스터 1 내지 3과 바이어스 저항 17은 캐새시터 18을 선형적으로 충전시키는 종래의 일정 전류원을 형성한다. 충전 캐패시터 18의 일단은 단자에서 트랜지스터 2의 콜렉터에 연결되고, 그 캐패시터 18의 타단은 접지에 연결된다.

제2도의 시간 T₁에서 주파수 f_H에서 반복하고 전원으로부터 얻어진 입력 전압펄스70(도면에 생략)은 단자 A에서 수신된다. 그 펄스는 입력 트랜지스터 5의 베이스에 인가되어 그를 순 바이어스시킨다. 트랜지스터 5의 콜렉터는 저항 22를 통하여 트랜지스터 6의 베이스에 연결된다. 트랜지스터 6의 베이스는 저항 21을 통하여 전원에 연결되며, 한편 트랜지스터 6의 에미터는 전원에 직접 연결된다. 트랜지스터 5가 도전되면, 트랜지스터 6은 순바이어스되고 도전된다. 트랜지스터 6의 콜렉터는 저항 20을 통하여 트랜지스터 4의 베이스와 다이오드 7의 에노드의 공통단자에 연결된다. 트랜지스터 4의 에미터는 다이오드 7의 캐소드와 접지에 연결된다.

트랜지스터 6이 도전되면, 다이오드 7은 바이어스되고, 따라서 트랜지스터 4를 순 바이어스시킨다. 트랜지스터 4의 콜렉터는 단자 B´에 연결된다. 트랜지스터 4가 도전될 때 캐패시터 18은 선형적으로 방전된다(제2b도.).시간 T₃에서 A의 입력전압 펄스는 트랜지스터 5 및 6을 커트 오프시키는 수은 레벨로 전이되며, 따라서 다이오드 7과 트랜지스터 4는 커트 오프된다. 캐패시터 18은 다음의 입력전압이 그 사이클을 다시 시작할 때까지 일정 전류원으로부터 재충전을 시작한다. 제2a 및 2b도에서 알 수 있는 바와 같이, 단자 A에서의 입력전압 신호는 동일한 주파수의 단자 B´에서 출력 톱니파 전압을 발생한다.

단자 B´에서의 톱니파 전압은 결합 캐패시터 19를 통하여 트랜지스터 8의 베이스에 연결된 AC 전압이다. 트랜지스터 8의 베이스는 트랜지스터 8과 9를 구성하는 차동증폭기 40의 제1입력단자 B를 형성하는데 그 트랜지스터들의 에미터는 서로 연결된다. 스위칭회로 50은 다이오드 10과 트랜지스터 11을 포함한다.

트랜지스터 9의 베이스는 제2입력단자 R을 형성하는데 그 단자는 저항25의 일단에 연결되며, 그 단자에서 제1DC기준 바이어스 전압 Vref가 유도된다. Vref는 +Vcc와 접지사이에 연결된 직렬연결 저항 23,24,25 및 다이오드 13을 포함하는 분압기로부터 얻어진다.

트랜지스터 8의 베이스는 저항 31을 통하여 단자 B에 연결되는데, 그 단자는 오프세트 전압 발생 저항 24의 일단에 연결된다. 저항 24의 타단은 트랜지스터 9의 베이스에 연결된다. 따라서 트랜지스터 8의 베이스에서의 전압은 저항 24에 걸쳐서 발생된 오프세트 전압 △V 만큼 Vref로부터 차이가 나는 제2기준 레벨로 된다. 오프세트 전압의 기능을 후술된다.

트랜지스터 8과 9의 에미터는 단자 V에서 트랜지스터 12와 다이오드 13을 포함하는 정전류원에 연결된다. 트랜지스터 12의 베이스는 다이오드 13의 에노드에 연결되고 트랜지스터 12의 에미터는 접지에 연결된다. 트랜지스터 8의 콜렉터는 다이오드 10의 캐소드와 트랜지스터 11의 베이스에 연결된다. 다이오드 10의 에노드는 트랜지스터 11의 에미터와 +Vcc 전원에 연결된다. 트랜지스터 11의 콜렉터는 출력단자에서 이중 레벨 출력 전압을 제공하는 출력단자 C와 트랜지스터 9의 콜렉터에 연결된다.

다이오드 13은 트랜지스터 12를 위하여 순바이어스를 제공하고 작렬자항 23 내지 25를 통하여 도전된다.

전압레벨 Vmin은 트랜지스터 9의 Vbe 전압 강하만큼 Vref 보다 낮은 전압으로 단자 V에서 설정된다.

오프세트 전압의 효과를 무시하면, 단자 B에서의 입력전압이 시간 T₄에서 기준전압 Vref보다 더욱 정으로 될 때, 트랜지스터 8은 순바이어스 된다. 트랜지스터 8은 다이오드 10을 통하여 +Vcc 전원으로부터 도전한다. 이때, 트랜지스터 11은 포화상태로 순 바이어스 되고 도전된다. 트랜지스터 11의 V_CE(포화)는 작고, 단자 C에서의 이중레벨출력 전압은 제2c도에서 보인바와 같이 시간 T₄에서 고레벨로 천이된다.

트랜지스터 8의 베이스에서의 입력전압이 증가되기 때문에, 트랜지스터 8은 그의 에미터 전압 및 전류가 증가한다. 트랜지스터 9는 이미 순바이어스되지 않고 따라서 커트오프 된다. 그러나 트랜지스터 12의 콜렉터에 들어가는 전류는 일정하게 유지된다.

출력단자 C는 단자 E에서 직렬 연결된 캐패시터 26과 저항 27을 포함하는 미분회로를 통하여 접지에 연결된다. 단자 C에서의 이중 레벨전압이 시간 T₄에서 그의 상부 레벨로 전이될 때, 전압의 스텝증가는 제2e도와 같이 미분되고 정펄스로 나타난다.

트랜지스터 14의 베이스는 단자 E에 연결되고 트랜지스터 14와 15를 포함하는 신호형성회로 60의 한입력을 형성한다. 트랜지스터 14의 에미터는 접지에 연결된다. 트랜지스터 14의 콜렉터는 출력단자 G에 연결되고 다음에 전류 제한 저항 28을 통하여 +vcc 전원에 연결된다. 단자 E에 나타난 정미분펄스는 트랜지스터 14에 의하여 형성되고 출력단자 G에서 구형펄스 80으로서 나타난다.

단자 B에 나타나는 톱니파 입력전압이 사간 T₆에 Vref(여기서도 오프세트 전압△V의 효과를 무시하면) 감소될 때, 트랜지스터 8은 커트오프 다이오드 10과 트랜지스터 11을 커트오프시킨다. 따라서 단자 V의 전압은 Vmin에서 유지되는 한편 트랜지스터 8은 오프된다.

캐패시터 26은 트랜지스터 9 및 12를 통하여 접지로 방전되고, 단자 C의 출력전압 레벨은 시간 T₆에 그 상부로부터 하부 레벨로 전이된다. 다이오드 10과 트랜지스터 11은 따라서 입력 톱니파 및 자동 연결된 트랜지스터에 의하여 제어된 스위치로서 동작하여 그 상부와 하부 레벨 사이의 단자 C에서 이중 레벨 출력전압을 스위치시킨다. 부위 미분된 퍼스는 시간 T₆에서 단자 E에 나타나지만 해당 구형펄스는 트래지스터 14가 펄스 기간중에 역 바이어스 되므로 단자 G에서 나타나지 않는다.

단자 C는 인버어터 16의 입력에 연결되는데, 그의 출력은 단자 D에 나타난다. 제2d도에 보인 바와 같이, 단자 D에서의 이중출력전압은 단자 C에서 출력전압을 가지는 180°의 위상을 벗어난다. 단자 D의 이중 레베 출력전압은 제2f도에 보인 바와 같이, 개패시터 29와 저항 30에 의하여 미분된다. 시간 T₂와 T₆에서 단자 F의 정의 미분된 펄스는 트랜지스터 15에 의하여 형성되며 출력단자 G에 구형펄스로서 나타난다. 시간에 부의 미분된 펄스에 해당하는 구형펄스는 트랜지스터 15가 펄스 기간중에 역 바이어스 되기 때문에 단자 G에 나타나지 않는다.

제2a와 2g도를 보면 하나는 주파수 f_H의 단자 A에 나타난 입력신호는 제1도의 회로에 의하여 주파수 2f_H의 단자 G에 나타난 출력신호로 변한다는 것을 용이하게 알 수 있다. 출력신호는 단자 B의 톱니파전압이 Vref에 도달할 때 발생되며, 따라서 출력단자 C의 이중레벨 전압의 레벨은 전이시킨다.

오프세트 전압 ΔV의 필요는 제3a-3c도 및 제4a-4c도에 따라 설명된다. 상술한 바와같이, 단자G의 출력신호는 단자 B의 입력 톱니파 전압이 Vref와 동일할 때 발생된다. 트랜지스터 8은 단자 B의 전압이 Vref보다 클 때 도전되며 단자 B의 전압이 Vref 보다 작을 때는 도전되지 않는다.

제2b도의 톱니파 파형은 기간 T₃-T₅중에 캐패시터 18을 충전시키므로서 또 기간T₁-T₃와 T₅-T₇중에 캐패시터 18을 방전시키므로서 제3a도의 입력신호에 응답하여 유도된다. 정·부 쌍극성의 전원대신에 +vcc와 같은 단일극성의 전원을 사용하므로서 단자 B의 기준전압은 “0”과는 다른 기준전압에서 설정된다. 따라서 단자 B´의 톱니파 전압은 캐패시터 19에 의하여 단자 B에 연결된 Ac이어야 한다. 톱니파 전압의 Ac제로 즉 평균 DC값은 Vref까지 전이된다.

단자 B의 전압이 Vref 보다 클때의 방전기간의 제1부분 동안에, 트랜지스터 8은 도전하며 단자 B로부터 베이스전류를 끌어들인다. 따라서 캐패시터 19는 단자 B의 전압이 Vref 보다 작을때의 방전기간의 제2부분 동안 더 빠른 속도로 방전되는데, 이때에 트랜지스터 8은 컷오프 되며, 캐패시터 19로부터 들어온 베이스 전류는 없다.

방전기간의 제1부분 동안에 캐패시터 19의 빠른 방전 때문에, 단자 B의 전압은 각각 제3b도의 T₂및 T₅에 관한 T₂´ 및 T₆´의 초기에 Vref에 도달한다. 따라서 출력신호는 제3c도에 보인 바와 같이 시간 T₂와 T₅가 아니라 초기시간 T₂´와 T₆´에서 발생된다.

트랜지스터 8이 온되고 베이스전류를 흘릴 때 충전기간의 제2부분중에 낮은 속도로 충전하는 캐패시터 19에 의하여 유사한 상황이 그 충전기간 중에 일어난다. 단자 B의 전압이 시간 T₄가 아니고 시간 T₄´에서 Vref에 도달하고, 출력신호는 T₄가 아니고 T₄´에서 발생된다.

따라서, 제3c도를 보면 베이스 전류에 의하여 생긴 주파수가 두배로 된 출력신호의 발생이 비대칭으로 되는 것을 알수 있는데, 그 베이스 전류는 트랜지스터 8에 의하여 흘려진다. 시간 T₂´-T₄´는 시간 T₄´-T₆´와 동일하지 않고, 제1도의 출력신호 80은 두배로 된 주파수 속도에서 발생되지 않는다.

입력신호가 수평귀선 펄스로부터 유도되면, 주파수가 두배로된 출력신호는 텔레비죤 수상기의 수직편향장치를 인입수직동기 신호에 동기시키는데 사용된다. 출력신호가 비대칭이고, 수평 주파수의 두배에서 나타나지 않는다면 불량한 교차가 일어난다.

출력신호를 대칭으로 하기 위하여, 입력단자 B는 오프세트 전압 ΔV에 의하여 Vref와 다른 제2기준 전압레벨로 바이어스 된다. 톱니파 전압이 캐패시터 19에 의하여 단자 B에 연결될 때, 단자 B의 Ac 제로나 평균 DC값은 이미 제4b도와 같이 Vref가 아니라 Vref+ΔV이다. 출력신호는 톱니파 전압이 Vref와 동일할 때 발생되는데, 그 Vref는 단자 C의 이중레벨 출력전압을 트랜지스터 8이 그 도전상태를 바꿀 때 레벨전이시킨다. 그러나, 톱니파전압의 더 높은 Dc값에 의하여 이중 레벨전압의 전이는 T₄´에 관한 T₄″와 T₂´에 관한 T₂″에서 일어난다. 오프세트전압 ΔV는 제4b도의 T₂″-T₄″와 T₄″-T₆″를 동일화시키고 조정하도록 선택되며, 따라서 제4c도와 같이 2f_H주파수 속도에서 출력신호 대칭을 이룬다.

제5도의 회로는 본 발명의 다른 실시예이며, 집적 회로칩상에 집적시키는데 적당하다. 그것은 제1도의 회로와 같은 주파수 더블링 기능을 한다. 제1도의 장치와 유사한 제5도의 회로장치는 동일하다.

방전 트랜지스터 4는 제5도에 보이는데 그 트랜지스터를 사이의 비교적 높은 방전전류를 분산시키기 위하여 병렬로 연결된 세 트랜지스터와 같다. 보호다이오드 101과 같은 기능을 하며 베이스와 콜렉터가 연결된 트랜지스터는 입력단자 A와 접지 사이에 연결된다. 다이오드 10은 부전압에 의한 해에 대항하여 입력 트랜지스터 5를 보호한다.

분리용 차등증폭기 40의 입력단자 B와 R은 이미 기준전압을 제공하는 저항 24와 25에 직접 연결되어 있지 않다. 그 대신, 그들은 에미터 폴로워 트랜지스터 102와 103에 연결되는데 그 트랜지스터들은 각각 저항 25와 24의 단자 S와 T에 연결된다. 제1도와 같이 단자 R은 Vref에서 유지되며, 단자 B는 Vref+ΔV에서 유지된다. 제1도와 같은 오프세트 전압 ΔV는 단자 C에서 이중 레벨 전압 레벨의 각각 동안에 동일화될 필요가 있다. 트랜지스터 102와 103에 대한 바이어스는 각각 저항 104와 105에 의하여 제공된다.

제1도의 전류제한 저항 29은 적당히 연결된 트랜지스터 129-132 및 저항 133을 포함하는 정전류원 128로서 제5에서 대치된다.

제1도의 인버어터 16은 인버어팅 트랜지스터 116으로서 제5도에 보이고 있는데 그 트랜지스터는 그의 콜랙터를 통하여 단자 D에 연결된다. 인버어팅 트랜지스터 116은 단자 C에서 제공된 이중 레벨전압을 가지는 180°위상이 벗어난 단자 D에서 제2의 이중 레벨 전압을 제공한다. 단자 C의 전압이 그의 상부 레벨로 전이될 때, 트랜지스터 16은 이미 순바이어스되어 있지 않다 단자 D의 출력은 그의 하부 레벨로 전이된다.

반대의 결과는 단자 C가 그의 하부 레벨로 전이될 때 일어난다.

단자 D는 저항 118을 통하여 트랜지스터 117의 베이스에 연결된다. 트랜지스터 117의 베이스는 저항 119를 통하여 접지에 연결된다. 트랜지스터 117의 에미터는 접지에 연결되고, 그의 콜렉터는 단자 C´에서 캐패시터 26의 일단에 연결되고, 또한 트랜지스터 129의 콜렉터에 연결된다.

단자 C의 이중출력 전압이 상부 레벨로 전이될 때, 단자 D의 이중 레벨 전압은 그의 하부 레벨로 전이된다. 트랜지스터 117은 이미 순바이어스되지 않고, 단자 C´는 상부 레벨로 전이된다. 정의 미분된 펄스는 단자 E에 나타난다. 그 펄스는 트랜지스터 14에 의하여 파형이 형성되고 단자 G에서 출력신호로서 나타난다.

단자 C의 이중 레벨 출력전압이 하부 레벨로 전이될 때, 단자 D의 이중 레벨전압은 상부 레벨로 전이된다. 정의 미분된 펄스는 단자 F에서 나타나고 트랜지스터 15에 의하여 파형이 형성되고 단자 G에서 출력신호로서 나타난다.

상술한 회로들은 넓은 입력신호 주파수 범위를 넘는 대칭인 주파수 더블된 출력신호를 제공한다. 그 회로들은 표준 부품들을 사용하고, 실리콘 제어 정류기나 제어 다이오드 같은 리액티브 소자들이나 다른 소자들을 결정하는 주파수를 사용하지 않는데, 그 실리콘 제어정류기나 제어 다이오드들은 집적회로 제작상 적당하지 않다.

약간의 회로 소자들은 제한된 공간을 이용하도록 사용된다. 단지 두 개의 큰값의 캐패시터들이 집적회로칩의 외부에 사용되어 캐패시터 18을 충전시키고 캐패시터 19를 연결시킨다.

모든 다른 소자들이 그 칩상에서 집적된다.

다이오드 10과 트랜지스터 11을 포함하는 능동 스위치회로 50은 작은 열손실, 전류가 흐를때의 작은 전압강화 및 집적에 쓰이는 작은 면적을 제공하므로서 저항성 회로보다 우수하다.

차동 증폭기는 싱글 엔디드 +Vcc 전원으로부터 바이어스 된다. 바이폴라 전력은 공급될 필요가 없다.

그 칩상의 부품은 서로 각각 밀적하게 형성되고 있고 정합된 전기적 특성을 가지고 있기 때문에, 회로 부품은 전원전압 변화와 온도변화에 의하여 질이 저하되지 않는다.

Claims (1)

1. 본문에 설명하고 도면에 예시한 바와같이, 제1(B) 및 제2입력단자(R)와 출력단자(C)를 가지는 증폭기(8,9,50):제1기준전압(Vref)에서 상기 제2입력단자를 바이어스시키기 위하여 상기 차동 증폭기에 연결된 제1바이어스장치(12,13,23,25):상기 출력단자에서 제1이중 레벨전압(2C)를 발생시키기 위하여 상기 제1입력단자(B)에 제1주파수의 톱니파 전압(2b)을 제공하는 제1입력단자에 연결된 톱니파 장치(1-7,18,19), 여기서 상기 제1 이중레벨 전압은 상기 톱니파 전압이 상기 제1기준 전압 레벨(Vref)과 동일할때 레벨을 전이시키며 : 상기 제1이중 레벨전압(2C)가 레벨을 전이시킬 때 상기 제1주파수의 두배로 출력신호를 발생시키도록 상기 출력단자(C)에 연결된 출력신호 발생장치(16,26,27,29,30,60)로 구성된 주파수 더블러에 있어서, 상기 증폭기(8,9,50)는 차동증폭기를 포함하며, 제2바이어스장치(24,31)는 상기 제1이중레벨 전압 레벨의 각 기간을 동일화시키는 오프세트 전압(ΔV)에 의하여 상기 제1기준 전압 레벨과 다른 제2기준 전압레벨(V+ΔV)에서 상기 제1입력단자를 바이어스시키기 위하여 상기 제1입력단자(B)에 연결되어 있는 것을 특징으로 하는 주파수 더블러.

Images