KR20240123892A - 스캔 드라이버 및 이를 포함하는 표시 장치 - Google Patents

스캔 드라이버 및 이를 포함하는 표시 장치 Download PDF

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Abstract

스캔 드라이버는 스테이지들을 포함하고, 스테이지들 각각은 입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로, 제1 노드의 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로, 반전 캐리 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 캐리 신호에 응답하여 제4 노드의 전압을 제어하는 제4 노드 제어 회로, 캐리 신호, 인에이블 신호, 및 반전 캐리 노드의 전압에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로, 제2 노드의 전압 및 제4 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로, 및 제3 노드의 전압 및 제4 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함한다.

Description

스캔 드라이버 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 가변적인 영역들에서 다중 주파수 구동을 수행하는 표시 장치에 적용되는 스캔 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.
최근 들어, 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있고, 특히, 스마트 폰, 태블릿 컴퓨터 등과 같은 모바일 기기에 포함되는 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있다. 이러한 표시 장치의 전력 소모 감소를 위하여, 일반 구동 주파수보다 낮은 저 구동 주파수로 표시 패널을 구동 또는 리프레시하는 저주파 구동 기술이 개발되고 있다.
한편, 이러한 저주파 구동 기술이 적용된 종래의 표시 장치에서는, 표시 패널의 전체 영역에서 정지 영상이 표시되지 않는 경우, 즉 표시 패널의 일부 영역에서만 정지 영상이 표시되는 경우에, 표시 패널의 전체 영역이 일반 구동 주파수로 구동될 수 있다. 이에 따라, 저주파 구동이 수행되지 않을 수 있고, 전력 소모가 감소되지 않을 수 있다.
본 발명의 일 목적은 표시 패널의 가변적인 영역들에 서로 다른 구동 주파수들로 스캔 신호들을 제공하는 스캔 드라이버를 제공하는 것이다.
본 발명의 일 목적은 상기 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와-- 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다. 상기 복수의 스테이지들 각각은 입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로, 상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로, 상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 상기 캐리 신호에 응답하여 제4 노드의 전압을 제어하는 제4 노드 제어 회로, 상기 캐리 신호, 인에이블 신호, 및 상기 반전 캐리 노드의 상기 전압에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로, 상기 제2 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로, 및 상기 제3 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 캐리 신호 및 상기 스캔 신호 각각은 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호일 수 있다.
일 실시예에 있어서, 하이 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 상기 하이 레벨을 가지는 경우에, 상기 제2 노드 제어 회로는 상기 제2 노드의 상기 전압을 로우 레벨로 제어할 수 있다. 상기 제3 노드 제어 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 로우 레벨을 가지는 상기 제2 노드의 상기 전압에 응답하여 상기 제3 노드의 상기 전압을 상기 로우 레벨로 제어할 수 있다. 상기 스캔 출력 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 로우 레벨을 가지는 상기 제3 노드의 상기 전압에 응답하여 상기 하이 레벨을 가지는 상기 스캔 신호를 출력할 수 있다.
일 실시예에 있어서, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 도중에 상기 인에이블 신호가 상기 하이 레벨로부터 상기 로우 레벨로 변경되는 경우에, 상기 제2 노드 제어 회로는 상기 하이 레벨을 가지는 상기 캐리 신호의 출력이 종료될 때까지 상기 제2 노드의 상기 전압을 상기 로우 레벨로 유지할 수 있다.
일 실시예에 있어서, 하이 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 로우 레벨을 가지는 경우에, 상기 제2 노드 제어 회로는 상기 제2 노드의 상기 전압을 상기 하이 레벨로 제어할 수 있다. 상기 제3 노드 제어 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 하이 레벨을 가지는 상기 제2 노드의 상기 전압에 응답하여 상기 제3 노드의 상기 전압을 상기 하이 레벨로 제어할 수 있다. 상기 스캔 출력 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 하이 레벨을 가지는 상기 제3 노드의 상기 전압에 응답하여 상기 로우 레벨을 가지는 상기 스캔 신호를 출력할 수 있다.
일 실시예에 있어서, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 도중에 상기 인에이블 신호가 상기 로우 레벨로부터 상기 하이 레벨로 변경되는 경우에, 상기 제2 노드 제어 회로는 상기 하이 레벨을 가지는 상기 캐리 신호의 출력이 종료될 때까지 상기 제2 노드의 상기 전압을 상기 하이 레벨로 유지할 수 있다.
일 실시예에 있어서, 상기 제2 노드 제어 회로는, 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 노드의 상기 전압을 이전 레벨로 유지할 수 있다.
일 실시예에 있어서, 상기 제2 노드 제어 회로는 하이 레벨을 가지는 상기 캐리 신호가 출력되지 않고 상기 인에이블 신호가 상기 하이 레벨을 가지는 경우에, 상기 제2 노드의 상기 전압을 로우 레벨로 제어할 수 있고, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되지 않고 상기 인에이블 신호가 상기 로우 레벨을 가지는 경우에, 상기 제2 노드의 상기 전압을 상기 하이 레벨로 제어할 수 있다.
일 실시예에 있어서, 상기 제2 노드 제어 회로는 하이 게이트 전압 라인과 상기 제2 노드 사이에 직렬로 연결되는 제9 및 제10 트랜지스터들, 및 상기 제2 노드와 로우 게이트 전압 라인 사이에 직렬로 연결되는 제11 및 제12 트랜지스터들을 포함할 수 있다. 상기 제9 트랜지스터는 상기 캐리 신호에 응답하여 턴-온될 수 있고, 상기 제10 트랜지스터는 로우 레벨을 가지는 상기 인에이블 신호에 응답하여 턴-온될 수 있다. 상기 제11 트랜지스터는 하이 레벨을 가지는 상기 인에이블 신호에 응답하여 턴-온될 수 있고, 상기 제12 트랜지스터는 상기 반전 캐리 노드의 상기 전압에 응답하여 턴-온될 수 있다.
일 실시예에 있어서, 상기 제2 노드 제어 회로는 상기 제2 노드와 상기 로우 게이트 전압 라인 사이에 연결되는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 노드 제어 회로는 상기 제2 노드의 상기 전압이 하이 레벨을 가지는 경우에, 상기 제3 노드를 상기 제4 노드로부터 분리할 수 있고, 상기 제2 노드의 상기 전압이 로우 레벨을 가지는 경우에, 상기 제3 노드에 상기 제4 노드를 연결할 수 있다.
일 실시예에 있어서, 상기 제4 노드 제어 회로는 하이 게이트 전압 라인과 상기 제4 노드 사이에 연결되고, 상기 캐리 신호를 수신하는 게이트를 포함하는 제7 트랜지스터 및 상기 제4 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 캐리 신호를 수신하는 게이트를 포함하는 제8 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 캐리 출력 회로는 하이 게이트 전압 라인과 상기 캐리 신호가 출력되는 캐리 출력 노드 사이에 연결되고, 상기 반전 캐리 노드에 연결되는 게이트를 포함하는 제5 트랜지스터 및 상기 캐리 출력 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 반전 캐리 노드에 연결되는 게이트를 포함하는 제6 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 출력 회로는 하이 게이트 전압 라인과 상기 스캔 신호가 출력되는 스캔 출력 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트를 포함하는 제15 트랜지스터 및 상기 스캔 출력 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 제4 노드에 연결되는 게이트를 포함하는 제16 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 노드 제어 회로, 상기 반전 캐리 노드 제어 회로, 상기 캐리 출력 회로, 상기 제4 노드 제어 회로, 상기 제2 노드 제어 회로, 상기 제3 노드 제어 회로, 및 상기 스캔 출력 회로 각각은 적어도 하나의 P형 트랜지스터 및 적어도 하나의 N형 트랜지스터를 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다. 상기 복수의 스테이지들 각각은 입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로, 상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로, 상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 상기 반전 캐리 노드의 상기 전압, 인에이블 신호, 및 상기 캐리 신호에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로, 상기 제2 노드의 상기 전압 및 상기 캐리 신호에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로, 및 상기 제3 노드의 상기 전압 및 상기 캐리 신호에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 캐리 신호는 액티브 레벨로서 로우 레벨을 가지는 액티브 로우 신호일 수 있고, 상기 스캔 신호는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호일 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들 각각에 데이터 신호를 제공하는 데이터 드라이버, 및 상기 복수의 화소들 각각에 스캔 신호를 제공하고, 복수의 스테이지들을 포함하는 스캔 드라이버를 포함할 수 있다. 상기 복수의 스테이지들 각각은 입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로, 상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로, 상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 상기 캐리 신호에 응답하여 제4 노드의 전압을 제어하는 제4 노드 제어 회로, 상기 캐리 신호, 인에이블 신호, 및 상기 반전 캐리 노드의 상기 전압에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로, 상기 제2 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로, 및 상기 제3 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 상기 스캔 신호를 출력하는 스캔 출력 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 화소들 각각은 발광 다이오드, 제1 화소 노드와 제2 화소 노드 사이에 연결되고, 제3 화소 노드의 전압에 응답하여 상기 발광 다이오드에 제공되는 구동 전류를 제어하는 구동 트랜지스터, 상기 데이터 신호를 전송하는 데이터 라인과 상기 제1 화소 노드 사이에 연결되고, 기입 게이트 신호에 응답하여 턴-온되는 기입 트랜지스터, 상기 제2 화소 노드와 상기 제3 화소 노드 사이에 연결되고, 보상 게이트 신호에 응답하여 턴-온되는 보상 트랜지스터, 및 초기화 전압을 전송하는 초기화 전압 라인과 상기 제3 화소 노드 사이에 연결되고, 초기화 게이트 신호에 응답하여 턴-온되는 초기화 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호는 상기 보상 게이트 신호 또는 상기 초기화 게이트 신호일 수 있다.
본 발명의 실시예들에 따른 스캔 드라이버 및 이를 포함하는 표시 장치에 있어서, 스캔 드라이버의 스테이지들 각각이 인에이블 신호에 응답하여 스캔 신호를 선택적으로 출력함에 따라, 스캔 드라이버가 표시 패널의 가변적인 영역들에 서로 다른 구동 주파수들로 스캔 신호들을 제공할 수 있고, 표시 장치의 소비 전력이 감소할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 스캔 드라이버를 나타내는 블록도이다.
도 2는 도 1의 스캔 드라이버의 입력 신호들 및 출력 신호들을 나타내는 타이밍도이다.
도 3은 도 1의 스캔 드라이버에 포함되는 스테이지를 나타내는 회로도이다.
도 4는 캐리 신호가 출력되는 구간에서 인에이블 신호가 하이 레벨을 가지는 경우에 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 5는 캐리 신호가 출력되는 구간에서 인에이블 신호가 로우 레벨을 가지는 경우에 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6은 캐리 신호가 출력되는 도중에 인에이블 신호가 하이 레벨에서 로우 레벨로 변경되는 경우에 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 7은 캐리 신호가 출력되는 도중에 인에이블 신호가 로우 레벨에서 하이 레벨로 변경되는 경우에 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함되는 스테이지를 나타내는 회로도이다.
도 9는 캐리 신호가 출력되는 구간에서 인에이블 신호가 하이 레벨을 가지는 경우에 도 8의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 10은 캐리 신호가 출력되는 구간에서 인에이블 신호가 로우 레벨을 가지는 경우에 도 8의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 11은 캐리 신호가 출력되는 도중에 인에이블 신호가 하이 레벨에서 로우 레벨로 변경되는 경우에 도 8의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 12는 캐리 신호가 출력되는 도중에 인에이블 신호가 로우 레벨에서 하이 레벨로 변경되는 경우에 도 8의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 14는 도 13의 표시 장치에 포함되는 화소를 나타내는 회로도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 스캔 드라이버(100)를 나타내는 블록도이다. 도 2는 도 1의 스캔 드라이버(100)의 입력 신호들 및 출력 신호들을 나타내는 타이밍도이다.
도 1 및 도 2를 참조하면, 스캔 드라이버(100)는 복수의 스테이지들(110, 120, 130, 140, 150, 160, …)을 포함할 수 있다.
복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 제1 클록 신호(CLK1), 제2 클록 신호(CLK2), 스캔 개시 신호(FLM), 및 인에이블 신호(EN)를 수신할 수 있다. 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 서로 다른 위상들을 가질 수 있다. 일 실시예에 있어서, 도 2에 도시된 바와 같이, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 서로 반대되는 위상들을 가질 수 있다. 예를 들면, 제2 클록 신호(CLK2)는 제1 클록 신호(CLK1)가 1 수평 시간(1H)만큼 시프트된 신호일 수 있다.
복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 캐리 신호들(CR[1], CR[2], CR[3], CR[4], CR[5], CR[6], …)을 순차적으로 생성할 수 있다. 일 실시예에 있어서, 홀수 번째 스테이지들(110, 130, 150, …)은 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 하이 레벨을 가지는 입력 신호(예를 들면, 스캔 개시 신호(FLM) 또는 이전 캐리 신호(CR[2], CR[4], …)를 수신할 수 있고, 하이 레벨을 가지는 캐리 신호(CR[1], CR[3], CR[5], …)의 출력을 개시할 수 있다. 또한, 짝수 번째 스테이지들(120, 140, 160, …)은 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 하이 레벨을 가지는 입력 신호(예를 들면, 이전 캐리 신호(CR[1], CR[3], CR[5], …)를 수신할 수 있고, 하이 레벨을 가지는 캐리 신호(CR[2], CR[4], CR[6], …)의 출력을 개시할 수 있다.
예를 들면, 도 2에 도시된 바와 같이, 제1 스테이지(STAGE[1], 110)는 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 스캔 개시 신호(FLM)를 수신할 수 있고, 하이 레벨을 가지는 제1 캐리 신호(CR[1])의 출력을 개시할 수 있다. 제2 스테이지(STAGE[2], 120)는 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 캐리 신호(CR[1])를 수신할 수 있고, 하이 레벨을 가지는 제2 캐리 신호(CR[2])의 출력을 개시할 수 있다. 제3 스테이지(STAGE[3], 130)는 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제2 캐리 신호(CR[2])를 수신할 수 있고, 하이 레벨을 가지는 제3 캐리 신호(CR[3])의 출력을 개시할 수 있다. 제4 스테이지(STAGE[4], 140)는 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제3 캐리 신호(CR[3])를 수신할 수 있고, 하이 레벨을 가지는 제4 캐리 신호(CR[4])의 출력을 개시할 수 있다. 제5 스테이지(STAGE[5], 150)는 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제4 캐리 신호(CR[4])를 수신할 수 있고, 하이 레벨을 가지는 제5 캐리 신호(CR[5])의 출력을 개시할 수 있다. 제6 스테이지(STAGE[6], 160)는 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제5 캐리 신호(CR[5])를 수신할 수 있고, 하이 레벨을 가지는 제6 캐리 신호(CR[6])의 출력을 개시할 수 있다.
일 실시예에 있어서, 캐리 신호들(CR[1], CR[2], CR[3], CR[4], CR[5], CR[6], …) 각각은 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호일 수 있고, 캐리 신호들(CR[1], CR[2], CR[3], CR[4], CR[5], CR[6], …) 각각의 액티브 구간은 1 수평 시간(1H)보다 긴 시간 길이를 가질 수 있다. 따라서, 인접한 캐리 신호들(예를 들면, 제1 내지 제3 캐리 신호들(CR[1], CR[2], CR[3]))의 액티브 구간들은 중첩할 수 있다. 한편, 도 2에는 캐리 신호들(CR[1], CR[2], CR[3], CR[4], CR[5], CR[6], …) 각각의 액티브 구간이 3 수평 시간에 대응하는 시간 길이를 가지는 예가 도시되어 있으나, 캐리 신호들(CR[1], CR[2], CR[3], CR[4], CR[5], CR[6], …) 각각의 액티브 구간은 임의의 수평 시간들에 대응하는 시간 길이를 가질 수 있다.
복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 인에이블 신호(EN)의 레벨에 따라 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …)을 선택적으로 출력할 수 있다. 일 실시예에 있어서, 스테이지들(예를 들면, 제1 스테이지(110)) 각각은, 하이 레벨을 가지는 캐리 신호(예를 들면, 제1 캐리 신호(CR[1]))의 출력을 개시할 때 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 캐리 신호와 동일한 위상을 가지는 스캔 신호(예를 들면, 제1 스캔 신호(SS[1]))를 출력할 수 있다. 한편, 하이 레벨을 가지는 캐리 신호가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 스테이지는 하이 레벨을 가지는 캐리 신호의 출력이 종료될 때까지 하이 레벨을 가지는 스캔 신호의 출력을 지속할 수 있다. 또한, 스테이지들(예를 들면, 제3 스테이지(130)) 각각은, 하이 레벨을 가지는 캐리 신호의 출력을 개시할 때 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 하이 레벨을 가지는 스캔 신호를 출력하지 않을 수 있다. 한편, 하이 레벨을 가지는 캐리 신호가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 스테이지는 하이 레벨을 가지는 스캔 신호를 출력하지 않을 수 있다.
예를 들면, 도 2에 도시된 바와 같이, 인에이블 신호(EN)가, 하이 레벨을 가지는 제1 캐리 신호(CR[1])의 출력이 개시될 때 및 하이 레벨을 가지는 제2 캐리 신호(CR[2])의 출력이 개시될 때, 하이 레벨을 가지는 경우에, 제1 스테이지(STAGE[1], 110) 및 제2 스테이지(STAGE[2], 120)는 각각 하이 레벨을 가지는 제1 스캔 신호(SS[1]) 및 하이 레벨을 가지는 제2 스캔 신호(SS[2])를 순차적으로 출력할 수 있다. 한편, 제1 및 제2 캐리 신호들(CR[1], CR[2])이 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 제1 스테이지(STAGE[1], 110)는 하이 레벨을 가지는 제1 캐리 신호(CR[1])의 출력이 종료될 때까지 하이 레벨을 가지는 제1 스캔 신호(SS[1])의 출력을 지속할 수 있고, 제2 스테이지(STAGE[2], 120)는 하이 레벨을 가지는 제2 캐리 신호(CR[2])의 출력이 종료될 때까지 하이 레벨을 가지는 제2 스캔 신호(SS[2])의 출력을 지속할 수 있다. 또한, 인에이블 신호(EN)가, 하이 레벨을 가지는 제3 캐리 신호(CR[3])의 출력이 개시될 때 및 하이 레벨을 가지는 제4 캐리 신호(CR[4])의 출력이 개시될 때, 로우 레벨을 가지는 경우에, 제3 스테이지(STAGE[3], 130) 및 제4 스테이지(STAGE[4], 140)는 하이 레벨을 가지는 제3 스캔 신호(SS[3]) 및 하이 레벨을 가지는 제4 스캔 신호(SS[4])를 출력하지 않을 수 있다. 한편, 제3 및 제4 캐리 신호들(CR[3], CR[4])이 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 제3 스테이지(STAGE[3], 130) 및 제4 스테이지(STAGE[4], 140)는 각각 하이 레벨을 가지는 제3 스캔 신호(SS[3]) 및 하이 레벨을 가지는 제4 스캔 신호(SS[4])를 출력하지 않을 수 있다. 또한, 인에이블 신호(EN)가, 하이 레벨을 가지는 제5 캐리 신호(CR[5])의 출력이 개시될 때 및 하이 레벨을 가지는 제6 캐리 신호(CR[6])의 출력이 개시될 때, 하이 레벨을 가지는 경우에, 제5 스테이지(STAGE[5], 150) 및 제6 스테이지(STAGE[6], 160)는 각각 하이 레벨을 가지는 제5 스캔 신호(SS[5]) 및 하이 레벨을 가지는 제6 스캔 신호(SS[6])를 순차적으로 출력할 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이, 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …) 각각은 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호일 수 있고, 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …) 각각의 액티브 구간은 1 수평 시간(1H) 보다 긴 시간 길이를 가질 수 있다. 따라서, 인접한 스캔 신호들(예를 들면, 제1 및 제2 스캔 신호들(SS[1], SS[2]))의 액티브 구간들은 중첩할 수 있다. 한편, 도 2에는 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …) 각각의 액티브 구간이 3 수평 시간에 대응하는 시간 길이를 가지는 예가 도시되어 있으나, 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …) 각각의 액티브 구간은 임의의 수평 시간들에 대응하는 시간 길이를 가질 수 있다.
전술한 바와 같이, 복수의 스테이지들(110, 120, 130, 140, 150, 160, …)이 인에이블 신호(EN)의 레벨에 따라 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …)을 선택적으로 출력함에 따라, 스캔 드라이버(100)는 표시 패널의 영역들에 서로 다른 구동 주파수들로 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …)을 제공할 수 있다.
또한, 전술한 바와 같이, 대응하는 캐리 신호의 출력이 개시될 때 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 상기 대응하는 캐리 신호의 출력 도중에 인에이블 신호(EN)가 로우 레벨로 변경되더라도, 스테이지들(110, 120, 130, 140, 150, 160, …) 각각은 액티브 구간이 2 이상의 수평 시간들에 대응하는 시간 길이를 가지는 스캔 신호를 출력할 수 있다. 또한, 상기 대응하는 캐리 신호의 출력이 개시될 때 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 상기 대응하는 캐리 신호의 출력 도중에 인에이블 신호(EN)가 하이 레벨로 변경되더라도, 스테이지들(110, 120, 130, 140, 150, 160, …) 각각은 하이 레벨을 가지는 스캔 신호를 출력하지 않을 수 있다. 이에 따라, 스캔 드라이버(100)는 각각의 액티브 구간이 2 이상의 수평 시간들에 대응하는 시간 길이를 가지는 스캔 신호들(SS[1], SS[2], SS[3], SS[4], SS[5], SS[6], …)을 선택적으로 제공할 수 있다.
도 3은 도 1의 스캔 드라이버(100)에 포함되는 스테이지(200)를 나타내는 회로도이다. 예를 들면, 도 3은 도 1의 스캔 드라이버(100)에 포함되는 짝수 번째 스테이지들(120, 140, 160, …) 중 n 번째 스테이지(STAGE[n])를 나타낼 수 있다.
도 3을 참조하면, 스테이지(200)는 제1 노드 제어 회로(210), 반전 캐리 노드 제어 회로(220), 캐리 출력 회로(230), 제4 노드 제어 회로(270), 제2 노드 제어 회로(240), 제3 노드 제어 회로(250), 및 스캔 출력 회로(260)를 포함할 수 있다. 일 실시예에 있어서, 스테이지(200)는 캐리 신호(CR[n])가 출력되는 캐리 출력 노드(NCR)에 연결되는 커패시터 및/또는 스캔 신호(SS[n])가 출력되는 스캔 출력 노드(NSS)에 연결되는 커패시터를 더 포함할 수 있다.
제1 노드 제어 회로(210)는 입력 신호(FLM/CR[n-1]), 제1 클록 신호(CLK1), 및 제2 클록 신호(CLK2)에 응답하여 제1 노드(N1)의 전압을 제어할 수 있다. 제1 스테이지(110)의 입력 신호(FLM/CR[n-1])는 스캔 개시 신호(FLM)일 수 있고, 제1 스테이지(110)를 제외한 스테이지들(120, 130, 140, 150, 160, …) 각각의 입력 신호(FLM/CR[n-1])는 이전 스테이지의 캐리 신호(CR[n-1])일 수 있다.
도 3에 도시된 바와 같이, 짝수 번째 스테이지들(120, 140, 160, …) 각각에 포함되는 제1 노드 제어 회로(210)는, 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 노드(N1)의 전압을 입력 신호(FLM/CR[n-1])로 제어할 수 있고, 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 노드(N1)의 전압을 유지할 수 있다. 이와 달리, 홀수 번째 스테이지들(110, 130, 150, …) 각각에 포함되는 제1 노드 제어 회로(210)는, 로우 레벨을 가지는 제1 클록 신호(CLK1) 및 하이 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 노드(N1)의 전압을 입력 신호(FLM/CR[n-1])로 제어할 수 있고, 하이 레벨을 가지는 제1 클록 신호(CLK1) 및 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 노드(N1)의 전압을 유지할 수 있다.
제1 노드 제어 회로(210)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 입력 신호(FLM/CR[n-1])가 입력되는 입력 노드와 제1 노드(N1) 사이에 연결될 수 있고, 제2 클록 신호(CLK2)를 수신하는 게이트를 포함할 수 있다. 제1 트랜지스터(T1)는 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 턴-온되어 제1 노드(N1)에 입력 신호(FLM/CR[n-1])를 인가할 수 있다.
제2 트랜지스터(T2)는 상기 입력 노드와 제1 노드(N1) 사이에 연결될 수 있고, 제1 클록 신호(CLK1)를 수신하는 게이트를 포함할 수 있다. 제2 트랜지스터(T2)는 하이 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 턴-온되어 제1 노드(N1)에 입력 신호(FLM/CR[n-1])를 인가할 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 로우 게이트 전압(VGL)을 전송하는 로우 게이트 전압 라인 사이에 연결될 수 있다. 로우 게이트 전압(VGL)의 레벨은 로우 레벨일 수 있다. 제1 커패시터(C1)는 제1 노드(N1)의 전압을 저장할 수 있다.
반전 캐리 노드 제어 회로(220)는 제1 노드(N1)의 전압에 응답하여 반전 캐리 노드(NCRB)의 전압을 제어할 수 있다. 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압이 제1 노드(N1)의 전압에 반전되도록 반전 캐리 노드(NCRB)의 전압을 제어할 수 있다. 다시 말해, 반전 캐리 노드(NCRB)의 전압은 제1 노드(N1)의 전압이 반전된 전압일 수 있다.
반전 캐리 노드 제어 회로(220)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다.
제3 트랜지스터(T3)는 하이 게이트 전압(VGH)을 전송하는 하이 게이트 전압 라인과 반전 캐리 노드(NCRB) 사이에 연결될 수 있고, 제1 노드(N1)에 연결되는 게이트를 포함할 수 있다. 하이 게이트 전압(VGH)의 레벨은 하이 레벨일 수 있다. 제3 트랜지스터(T3)는 로우 레벨을 가지는 제1 노드(N1)의 전압에 응답하여 턴-온되어 반전 캐리 노드(NCRB)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제4 트랜지스터(T4)는 반전 캐리 노드(NCRB)와 로우 게이트 전압 라인 사이에 연결될 수 있고, 제1 노드(N1)에 연결되는 게이트를 포함할 수 있다. 제4 트랜지스터(T4)는 하이 레벨을 가지는 제1 노드(N1)의 전압에 응답하여 턴-온되어 반전 캐리 노드(NCRB)에 로우 게이트 전압(VGL)을 인가할 수 있다.
캐리 출력 회로(230)는 반전 캐리 노드(NCRB)의 전압에 응답하여 캐리 신호(CR[n])를 출력할 수 있다. 캐리 출력 회로(230)는 캐리 신호(CR[n])가 반전 캐리 노드(NCRB)의 전압에 반전되도록 캐리 신호(CR[n])를 제어할 수 있다. 다시 말해, 캐리 신호(CR[n])는 반전 캐리 노드(NCRB)의 전압이 반전된 전압을 가질 수 있다.
캐리 출력 회로(230)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있다.
제5 트랜지스터(T5)는 하이 게이트 전압 라인과 캐리 출력 노드(NCR) 사이에 연결될 수 있고, 반전 캐리 노드(NCRB)에 연결되는 게이트를 포함할 수 있다. 제5 트랜지스터(T5)는 로우 레벨을 가지는 반전 캐리 노드(NCRB)의 전압에 응답하여 턴-온되어 캐리 출력 노드(NCR)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제6 트랜지스터(T6)는 캐리 출력 노드(NCR)와 로우 게이트 전압 라인 사이에 연결될 수 있고, 반전 캐리 노드(NCRB)에 연결되는 게이트를 포함할 수 있다. 제6 트랜지스터(T6)는 하이 레벨을 가지는 반전 캐리 노드(NCRB)의 전압에 응답하여 턴-온되어 캐리 출력 노드(NCR)에 로우 게이트 전압(VGL)을 인가할 수 있다.
제4 노드 제어 회로(270)는 캐리 신호(CR[n])에 응답하여 제4 노드(N4)의 전압을 제어할 수 있다. 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압이 캐리 신호(CR[n])에 반전되도록 제4 노드(N4)의 전압을 제어할 수 있다. 다시 말해, 제4 노드(N4)의 전압은 캐리 신호(CR[n])가 반전된 전압일 수 있다.
제4 노드 제어 회로(270)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함할 수 있다.
제7 트랜지스터(T7)는 하이 게이트 전압 라인과 제4 노드(N4) 사이에 연결될 수 있고, 캐리 신호(CR[n])를 수신하는 게이트를 포함할 수 있다. 제7 트랜지스터(T7)는 로우 레벨을 가지는 캐리 출력 노드(NCR)의 전압에 응답하여 턴-온되어 제4 노드(N4)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제8 트랜지스터(T8)는 제4 노드(N4)와 로우 게이트 전압 라인 사이에 연결될 수 있고, 캐리 신호(CR[n])를 수신하는 게이트를 포함할 수 있다. 제8 트랜지스터(T8)는 하이 레벨을 가지는 캐리 출력 노드(NCR)의 전압에 응답하여 턴-온되어 제4 노드(N4)에 로우 게이트 전압(VGL)을 인가할 수 있다.
제2 노드 제어 회로(240)는 캐리 신호(CR[n]), 인에이블 신호(EN), 및 반전 캐리 노드(NCRB)의 전압에 응답하여 제2 노드(N2)의 전압을 제어할 수 있다. 제2 노드 제어 회로(240)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되고 반전 캐리 노드(NCRB)의 전압이 로우 레벨을 가지는 동안, 제2 노드(N2)의 전압을 이전 레벨로 유지할 수 있다. 한편, 제2 노드 제어 회로(240)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되지 않고 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있다. 또한, 제2 노드 제어 회로(240)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되지 않고 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있다.
제2 노드 제어 회로(240)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 및 제2 커패시터(C2)를 포함할 수 있다.
제9 및 제10 트랜지스터들(T9, T10)은 하이 게이트 전압 라인과 제2 노드(N2) 사이에 직렬로 연결될 수 있다. 제9 트랜지스터(T9)는 캐리 신호(CR[n])를 수신하는 게이트를 포함할 수 있고, 제10 트랜지스터(T10)는 인에이블 신호(EN)를 수신하는 게이트를 포함할 수 있다. 제9 트랜지스터(T9)는 로우 레벨을 가지는 캐리 신호(CR[n])에 응답하여 턴-온될 수 있고, 제10 트랜지스터(T10)는 로우 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있다. 제9 및 제10 트랜지스터들(T9, T10)은 로우 레벨을 가지는 캐리 신호(CR[n]) 및 로우 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온되어 제2 노드(N2)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제11 및 제12 트랜지스터들(T11, T12)은 제2 노드(N2)와 로우 게이트 전압 라인 사이에 직렬로 연결될 수 있다. 제11 트랜지스터(T11)는 인에이블 신호(EN)를 수신하는 게이트를 포함할 수 있고, 제12 트랜지스터(T12)는 반전 캐리 노드(NCRB)에 연결되는 게이트를 포함할 수 있다. 제11 트랜지스터(T11)는 하이 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있고, 제12 트랜지스터(T12)는 하이 레벨을 가지는 반전 캐리 노드(NCRB)의 전압에 응답하여 턴-온될 수 있다. 제11 및 제12 트랜지스터들(T11, T12)은 하이 레벨을 가지는 인에이블 신호(EN) 및 하이 레벨을 가지는 반전 캐리 노드(NCRB)의 전압에 응답하여 턴-온되어 제2 노드(N2)에 로우 게이트 전압(VGL)을 인가할 수 있다.
제2 커패시터(C2)는 제2 노드(N2)와 로우 게이트 전압 라인 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 노드(N2)의 전압을 저장할 수 있다.
제3 노드 제어 회로(250)는 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압에 응답하여 제3 노드(N3)의 전압을 제어할 수 있다. 제3 노드 제어 회로(250)는, 제2 노드(N2)의 전압이 하이 레벨을 가지는 경우에 제3 노드(N3)를 제4 노드(N4)로부터 분리할 수 있고, 제2 노드(N2)의 전압이 로우 레벨을 가지는 경우에 제3 노드(N3)에 제4 노드(N4)를 연결할 수 있다.
제3 노드 제어 회로(250)는 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)를 포함할 수 있다.
제13 트랜지스터(T13)는 하이 게이트 전압 라인과 제3 노드(N3) 사이에 연결될 수 있고, 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다. 제13 트랜지스터(T13)는 하이 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 턴-온되어 제3 노드(N3)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제14 트랜지스터(T14)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결될 수 있고, 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다. 제14 트랜지스터(T14)는 로우 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 턴-온되어 제3 노드(N3)에 제4 노드(N4)의 전압을 인가할 수 있다.
스캔 출력 회로(260)는 제3 노드(N3)의 전압 및 제4 노드(N4)의 전압에 응답하여 스캔 신호(SS[n])를 출력할 수 있다. 스캔 출력 회로(260)는 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)를 포함할 수 있다.
제15 트랜지스터(T15)는 하이 게이트 전압 라인과 스캔 출력 노드(NSS) 사이에 연결될 수 있고, 제3 노드(N3)에 연결되는 게이트를 포함할 수 있다. 제15 트랜지스터(T15)는 로우 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 턴-온되어 스캔 출력 노드(NSS)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제16 트랜지스터(T16)는 스캔 출력 노드(NSS)와 로우 게이트 전압 라인 사이에 연결될 수 있고, 제4 노드(N4)에 연결되는 게이트를 포함할 수 있다. 제16 트랜지스터(T16)는 하이 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 턴-온되어 스캔 출력 노드(NSS)에 로우 게이트 전압(VGL)을 인가할 수 있다.
일 실시예에 있어서, 제1 노드 제어 회로(210), 반전 캐리 노드 제어 회로(220), 캐리 출력 회로(230), 제4 노드 제어 회로(270), 제2 노드 제어 회로(240), 제3 노드 제어 회로(250), 및 스캔 출력 회로(260) 각각은 적어도 하나의 P형 트랜지스터(예를 들면, PMOS 트랜지스터) 및 적어도 하나의 N형 트랜지스터(예를 들면, NMOS 트랜지스터)를 포함할 수 있다. 예를 들면, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제14 트랜지스터(T14), 및 제15 트랜지스터(T15) 각각은 P형 트랜지스터일 수 있다. 또한, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 및 제16 트랜지스터(T16) 각각은 N형 트랜지스터일 수 있다.
스테이지(200)에 있어서, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되기 전에 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있다. 제3 노드 제어 회로(250)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 로우 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(260)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 로우 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다. 한편, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 제2 노드 제어 회로(240)는 하이 레벨을 가지는 캐리 신호(CR[n])의 출력이 종료될 때까지 제2 노드(N2)의 전압을 로우 레벨로 유지할 수 있다. 이에 따라, 액티브 구간이 2 이상의 수평 시간들에 대응하는 시간 길이를 가지는 스캔 신호(SS[n])가 정상적으로 출력될 수 있다.
또한, 스테이지(200)에 있어서, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되기 전에 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있다. 제3 노드 제어 회로(250)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 하이 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 하이 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다. 한편, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 제2 노드 제어 회로(240)는 하이 레벨을 가지는 캐리 신호(CR[n])의 출력이 종료될 때까지 제2 노드(N2)의 전압을 하이 레벨로 유지할 수 있다. 이에 따라, 인에이블 신호(EN)의 레벨 변경에 의해 하이 레벨을 가지는 스캔 신호(SS[n])가 원치 않게 출력되는 것을 방지할 수 있다.
도 4는 캐리 신호(CR[n])가 출력되는 구간에서 인에이블 신호(EN)가 하이 레벨을 가지는 경우에 도 3의 스테이지(200)의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 하이 레벨을 가지는 입력 신호(CR[n-1])가 수신되지 않는 동안에, 제1 노드 제어 회로(210)는 제1 노드(N1)의 전압을 로우 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압을 하이 레벨로 제어할 수 있으며, 캐리 출력 회로(230)는 로우 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압을 하이 레벨로 제어할 수 있으며, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제1 시간 구간(TP1)에서, 하이 레벨을 가지는 입력 신호(CR[n-1])가 수신될 수 있고, 제1 클록 신호(CLK1)가 로우 레벨을 가질 수 있으며, 제2 클록 신호(CLK2)가 하이 레벨을 가질 수 있다. 제1 노드 제어 회로(210)는 제1 노드(N1)의 전압을 로우 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압을 하이 레벨로 제어할 수 있으며, 캐리 출력 회로(230)는 로우 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압을 하이 레벨로 제어할 수 있다.
또한, 제1 시간 구간(TP1)에서, 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제1 시간 구간(TP1) 후의 제2 시간 구간(TP2)에서, 제1 클록 신호(CLK1)가 하이 레벨을 가질 수 있고, 제2 클록 신호(CLK2)가 로우 레벨을 가질 수 있다. 제1 노드 제어 회로(210)는 제1 노드(N1)의 전압을 하이 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압을 로우 레벨로 제어할 수 있으며, 캐리 출력 회로(230)는 하이 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압을 로우 레벨로 제어할 수 있으며, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 로우 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 하이 레벨을 가지는 캐리 신호(CR[n])의 출력이 개시되는 시점(즉, 제1 시간 구간(TP1)의 종료 시점 또는 제2 시간 구간(TP2)의 시작 시점)에서 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 스테이지(200)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
도 5는 캐리 신호(CR[n])가 출력되는 구간에서 인에이블 신호(EN)가 로우 레벨을 가지는 경우에 도 3의 스테이지(200)의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 제3 시간 구간(TP3)에서, 하이 레벨을 가지는 입력 신호(CR[n-1])가 수신될 수 있고, 제1 클록 신호(CLK1)가 로우 레벨을 가질 수 있으며, 제2 클록 신호(CLK2)가 하이 레벨을 가질 수 있다. 제1 노드 제어 회로(210)는 제1 노드(N1)의 전압을 로우 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압을 하이 레벨로 제어할 수 있으며, 캐리 출력 회로(230)는 로우 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압을 하이 레벨로 제어할 수 있다.
또한, 제3 시간 구간(TP3)에서, 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제3 시간 구간(TP3) 후의 제4 시간 구간(TP4)에서, 제1 클록 신호(CLK1)가 하이 레벨을 가질 수 있고, 제2 클록 신호(CLK2)가 로우 레벨을 가질 수 있다. 제1 노드 제어 회로(210)는 제1 노드(N1)의 전압을 하이 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(220)는 반전 캐리 노드(NCRB)의 전압을 로우 레벨로 제어할 수 있으며, 캐리 출력 회로(230)는 하이 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제4 노드 제어 회로(270)는 제4 노드(N4)의 전압을 로우 레벨로 제어할 수 있으며, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 하이 레벨을 가지는 캐리 신호(CR[n])의 출력이 개시되는 시점(즉, 제3 시간 구간(TP3)의 종료 시점 또는 제4 시간 구간(TP4)의 시작 시점)에서 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 스테이지(200)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다.
도 6은 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨에서 로우 레벨로 변경되는 경우에 도 3의 스테이지(200)의 동작을 설명하기 위한 타이밍도이다.
도 6의 타이밍도는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되는 것을 제외하고, 도 4의 타이밍도와 유사할 수 있다.
도 6을 참조하면, 제5 시간 구간(TP5)에서, 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 로우 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 스테이지(200)는 하이 레벨을 가지는 스캔 신호(SS[n])의 출력을 지속할 수 있다.
도 7은 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨에서 하이 레벨로 변경되는 경우에 도 3의 스테이지(200)의 동작을 설명하기 위한 타이밍도이다.
도 7의 타이밍도는, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되는 것을 제외하고, 도 5의 타이밍도와 유사할 수 있다.
도 7을 참조하면, 제6 시간 구간(TP6)에서, 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(240)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(250)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(260)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 제4 노드(N4)의 전압에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 하이 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 스테이지(200)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다.
도 8은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함되는 스테이지(300)를 나타내는 회로도이다.
도 8을 참조하면, 스테이지(300)는 제1 노드 제어 회로(310), 반전 캐리 노드 제어 회로(320), 캐리 출력 회로(330), 제2 노드 제어 회로(340), 제3 노드 제어 회로(350), 및 스캔 출력 회로(360)를 포함할 수 있다. 도 8을 참조하여 설명하는 스테이지(300)는, 제4 노드 제어 회로가 생략되는 것을 제외하고, 도 3을 참조하여 설명한 스테이지(200)와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 중복되는 구성들에 대한 설명은 생략한다.
일 실시예에 있어서, 캐리 신호(CR[n])는 액티브 레벨로서 로우 레벨을 가지는 액티브 로우 신호일 수 있고, 스캔 신호(SS[n])는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호일 수 있다.
제2 노드 제어 회로(340)는 반전 캐리 노드(NCRB)의 전압, 인에이블 신호(EN), 및 캐리 신호(CR[n])에 응답하여 제2 노드(N2)의 전압을 제어할 수 있다. 제2 노드 제어 회로(340)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되고 반전 캐리 노드(NCRB)의 전압이 하이 레벨을 가지는 동안, 제2 노드(N2)의 전압을 이전 레벨로 유지할 수 있다. 한편, 제2 노드 제어 회로(340)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되지 않고 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있다. 또한, 제2 노드 제어 회로(340)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되지 않고 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있다.
제2 노드 제어 회로(340)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 및 제2 커패시터(C2)를 포함할 수 있다.
제9 및 제10 트랜지스터들(T9, T10)은 하이 게이트 전압 라인과 제2 노드(N2) 사이에 직렬로 연결될 수 있다. 제9 트랜지스터(T9)는 반전 캐리 노드(NCRB)에 연결되는 게이트를 포함할 수 있고, 제10 트랜지스터(T10)는 인에이블 신호(EN)를 수신하는 게이트를 포함할 수 있다. 제9 트랜지스터(T9)는 로우 레벨을 가지는 반전 캐리 노드(NCRB)의 전압에 응답하여 턴-온될 수 있고, 제10 트랜지스터(T10)는 로우 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있다. 제9 및 제10 트랜지스터들(T9, T10)은 반전 캐리 노드(NCRB)의 전압 및 로우 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온되어 제2 노드(N2)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제11 및 제12 트랜지스터들(T11, T12)은 제2 노드(N2)와 로우 게이트 전압 라인 사이에 직렬로 연결될 수 있다. 제11 트랜지스터(T11)는 인에이블 신호(EN)를 수신하는 게이트를 포함할 수 있고, 제12 트랜지스터(T12)는 캐리 신호(CR[n])를 수신하는 게이트를 포함할 수 있다. 제11 트랜지스터(T11)는 하이 레벨을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있고, 제12 트랜지스터(T12)는 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 턴-온될 수 있다. 제11 및 제12 트랜지스터들(T11, T12)은 하이 레벨을 가지는 인에이블 신호(EN) 및 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 턴-온되어 제2 노드(N2)에 로우 게이트 전압(VGL)을 인가할 수 있다.
제2 커패시터(C2)는 제2 노드(N2)와 로우 게이트 전압 라인 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 노드(N2)의 전압을 저장할 수 있다.
제3 노드 제어 회로(350)는 제2 노드(N2)의 전압 및 캐리 신호(CR[n])에 응답하여 제3 노드(N3)의 전압을 제어할 수 있다. 제3 노드 제어 회로(350)는, 제2 노드(N2)의 전압이 하이 레벨을 가지는 경우에 제3 노드(N3)를 캐리 출력 노드(NCR)로부터 분리할 수 있고, 제2 노드(N2)의 전압이 로우 레벨을 가지는 경우에 제3 노드(N3)에 캐리 출력 노드(NCR)를 연결할 수 있다.
제3 노드 제어 회로(350)는 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)를 포함할 수 있다.
제13 트랜지스터(T13)는 하이 게이트 전압 라인과 제3 노드(N3) 사이에 연결될 수 있고, 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다. 제13 트랜지스터(T13)는 하이 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 턴-온되어 제3 노드(N3)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제14 트랜지스터(T14)는 제3 노드(N3)와 캐리 출력 노드(NCR) 사이에 연결될 수 있고, 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다. 제14 트랜지스터(T14)는 로우 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 턴-온되어 제3 노드(N3)에 캐리 신호(CR[n])를 인가할 수 있다.
스캔 출력 회로(360)는 제3 노드(N3)의 전압 및 캐리 신호(CR[n])에 응답하여 스캔 신호(SS[n])를 출력할 수 있다. 스캔 출력 회로(360)는 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)를 포함할 수 있다.
제15 트랜지스터(T15)는 하이 게이트 전압 라인과 스캔 출력 노드(NSS) 사이에 연결될 수 있고, 제3 노드(N3)에 연결되는 게이트를 포함할 수 있다. 제15 트랜지스터(T15)는 로우 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 턴-온되어 스캔 출력 노드(NSS)에 하이 게이트 전압(VGH)을 인가할 수 있다.
제16 트랜지스터(T16)는 스캔 출력 노드(NSS)와 로우 게이트 전압 라인 사이에 연결될 수 있고, 캐리 신호(CR[n])를 수신하는 게이트를 포함할 수 있다. 제16 트랜지스터(T16)는 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 턴-온되어 스캔 출력 노드(NSS)에 로우 게이트 전압(VGL)을 인가할 수 있다.
스테이지(300)에 있어서, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되기 전에 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있다. 제3 노드 제어 회로(350)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 로우 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(360)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 로우 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다. 한편, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 제2 노드 제어 회로(340)는 로우 레벨을 가지는 캐리 신호(CR[n])의 출력이 종료될 때까지 제2 노드(N2)의 전압을 로우 레벨로 유지할 수 있다. 이에 따라, 액티브 구간이 2 이상의 수평 시간들에 대응하는 시간 길이를 가지는 스캔 신호(SS[n])가 정상적으로 출력될 수 있다.
또한, 스테이지(300)에 있어서, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되기 전에 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있다. 제3 노드 제어 회로(350)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 하이 레벨을 가지는 제2 노드(N2)의 전압에 응답하여 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 동안, 하이 레벨을 가지는 제3 노드(N3)의 전압에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다. 한편, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 제2 노드 제어 회로(340)는 로우 레벨을 가지는 캐리 신호(CR[n])의 출력이 종료될 때까지 제2 노드(N2)의 전압을 하이 레벨로 유지할 수 있다. 이에 따라, 인에이블 신호(EN)의 레벨 변경에 의해 하이 레벨을 가지는 스캔 신호(SS[n])가 원치 않게 출력되는 것을 방지할 수 있다.
도 9는 캐리 신호(CR[n])가 출력되는 구간에서 인에이블 신호(EN)가 하이 레벨을 가지는 경우에 도 8의 스테이지(300)의 동작을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 로우 레벨을 가지는 입력 신호(CR[n-1])가 수신되지 않는 동안에, 제1 노드 제어 회로(310)는 제1 노드(N1)의 전압을 하이 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(320)는 반전 캐리 노드(NCRB)의 전압을 로우 레벨로 제어할 수 있으며, 캐리 출력 회로(330)는 하이 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제7 시간 구간(TP7)에서, 로우 레벨을 가지는 입력 신호(CR[n-1])가 수신될 수 있고, 제1 클록 신호(CLK1)가 로우 레벨을 가질 수 있으며, 제2 클록 신호(CLK2)가 하이 레벨을 가질 수 있다. 제1 노드 제어 회로(310)는 제1 노드(N1)의 전압을 하이 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(320)는 반전 캐리 노드(NCRB)의 전압을 로우 레벨로 제어할 수 있으며, 캐리 출력 회로(330)는 하이 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있다.
또한, 제7 시간 구간(TP7)에서, 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제7 시간 구간(TP7) 후의 제8 시간 구간(TP8)에서, 제1 클록 신호(CLK1)가 하이 레벨을 가질 수 있고, 제2 클록 신호(CLK2)가 로우 레벨을 가질 수 있다. 제1 노드 제어 회로(310)는 제1 노드(N1)의 전압을 로우 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(320)는 반전 캐리 노드(NCRB)의 전압을 하이 레벨로 제어할 수 있으며, 캐리 출력 회로(330)는 로우 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있으며, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 로우 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 캐리 신호(CR[n])에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 로우 레벨을 가지는 캐리 신호(CR[n])의 출력이 개시되는 시점(즉, 제7 시간 구간(TP7)의 종료 시점 또는 제8 시간 구간(TP8)의 시작 시점)에서 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 스테이지(300)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
도 10은 캐리 신호(CR[n])가 출력되는 구간에서 인에이블 신호(EN)가 로우 레벨을 가지는 경우에 도 8의 스테이지(300)의 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 제9 시간 구간(TP9)에서, 로우 레벨을 가지는 입력 신호(CR[n-1])가 수신될 수 있고, 제1 클록 신호(CLK1)가 로우 레벨을 가질 수 있으며, 제2 클록 신호(CLK2)가 하이 레벨을 가질 수 있다. 제1 노드 제어 회로(310)는 제1 노드(N1)의 전압을 하이 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(320)는 반전 캐리 노드(NCRB)의 전압을 로우 레벨로 제어할 수 있으며, 캐리 출력 회로(330)는 하이 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있다.
또한, 제9 시간 구간(TP9)에서, 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 하이 레벨을 가지는 캐리 신호(CR[n])에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
제9 시간 구간(TP9) 후의 제10 시간 구간(TP10)에서, 제1 클록 신호(CLK1)가 하이 레벨을 가질 수 있고, 제2 클록 신호(CLK2)가 로우 레벨을 가질 수 있다. 제1 노드 제어 회로(310)는 제1 노드(N1)의 전압을 로우 레벨로 제어할 수 있고, 반전 캐리 노드 제어 회로(320)는 반전 캐리 노드(NCRB)의 전압을 하이 레벨로 제어할 수 있으며, 캐리 출력 회로(330)는 로우 레벨을 가지는 캐리 신호(CR[n])를 출력할 수 있고, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 캐리 신호(CR[n])에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 로우 레벨을 가지는 캐리 신호(CR[n])의 출력이 개시되는 시점(즉, 제9 시간 구간(TP9)의 종료 시점 또는 제10 시간 구간(TP10)의 시작 시점)에서 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 스테이지(300)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다.
도 11은 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨에서 로우 레벨로 변경되는 경우에 도 8의 스테이지(300)의 동작을 설명하기 위한 타이밍도이다.
도 11의 타이밍도는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되는 것을 제외하고, 도 9의 타이밍도와 유사할 수 있다.
도 11을 참조하면, 제11 시간 구간(TP11)에서, 인에이블 신호(EN)가 로우 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 로우 레벨로 제어할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 로우 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 로우 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 캐리 신호(CR[n])에 응답하여 하이 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 하이 레벨로부터 로우 레벨로 변경되더라도, 스테이지(300)는 하이 레벨을 가지는 스캔 신호(SS[n])의 출력을 지속할 수 있다.
도 12는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨에서 하이 레벨로 변경되는 경우에 도 8의 스테이지(300)의 동작을 설명하기 위한 타이밍도이다.
도 12의 타이밍도는, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되는 것을 제외하고, 도 10의 타이밍도와 유사할 수 있다.
도 12를 참조하면, 제12 시간 구간(TP12)에서, 인에이블 신호(EN)가 하이 레벨을 가지는 경우에, 제2 노드 제어 회로(340)는 제2 노드(N2)의 전압을 하이 레벨로 제어할 수 있고, 제3 노드 제어 회로(350)는 제3 노드(N3)의 전압을 하이 레벨로 제어할 수 있다. 스캔 출력 회로(360)는 하이 레벨을 가지는 제3 노드(N3)의 전압 및 로우 레벨을 가지는 캐리 신호(CR[n])에 응답하여 로우 레벨을 가지는 스캔 신호(SS[n])를 출력할 수 있다.
전술한 바와 같이, 로우 레벨을 가지는 캐리 신호(CR[n])가 출력되는 도중에 인에이블 신호(EN)가 로우 레벨로부터 하이 레벨로 변경되더라도, 스테이지(300)는 하이 레벨을 가지는 스캔 신호(SS[n])를 출력하지 않을 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 장치(400)를 나타내는 블록도이다.
도 13을 참조하면, 표시 장치(400)는 표시 패널(410), 데이터 드라이버(420), 스캔 드라이버(430), 및 컨트롤러(450)를 포함할 수 있다. 일 실시예에 있어서, 표시 장치(400)는 발광 드라이버(440)를 더 포함할 수 있다.
표시 패널(410)은 복수의 스캔 라인들, 복수의 발광 라인들, 복수의 데이터 라인들, 및 이들에 연결되는 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에 있어서, 화소들(PX) 각각은 발광 소자를 포함하고, 표시 패널(410)은 발광 표시 패널일 수 있다.
데이터 드라이버(420)는 컨트롤러(450)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 데이터 신호들(DS)을 생성할 수 있고, 데이터 라인들을 통해 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에 있어서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다. 일 실시예에 있어서, 데이터 드라이버(420) 및 컨트롤러(450)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver, TED)로 호칭될 수 있다. 다른 실시예에 있어서, 데이터 드라이버(420) 및 컨트롤러(450)는 각각 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(430)는 컨트롤러(450)로부터 수신된 스캔 제어 신호에 기초하여 스캔 신호들(SS)을 생성할 수 있고, 스캔 라인들을 통해 화소들(PX)에 스캔 신호들(SS)을 제공할 수 있다. 일 실시예에 있어서, 스캔 제어 신호는 스캔 개시 신호(FLM), 제1 클록 신호(CLK1), 제2 클록 신호(CLK2), 인에이블 신호(EN) 등을 포함할 수 있다. 일 실시예에 있어서, 스캔 신호(SS)는 기입 게이트 신호(GW), 보상 게이트 신호(GC), 및 초기화 게이트 신호(GI)를 포함할 수 있다. 일 실시예에 있어서, 스캔 드라이버(430)는 표시 패널(410)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에 있어서, 스캔 드라이버(430)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
발광 드라이버(440)는 컨트롤러(450)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 발광 신호들(EM)을 생성할 수 있고, 발광 라인들을 통해 화소들(PX)에 발광 신호들(EM)을 제공할 수 있다. 일 실시예에 있어서, 발광 드라이버(440)는 표시 패널(410)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에 있어서, 발광 드라이버(440)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(예를 들면, 타이밍 컨트롤러(Timing Controller, T-CON))(450)는 외부의 호스트(예를 들면, 그래픽 처리부(Graphic Processing Unit, GPU) 또는 그래픽 카드(Graphic Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 수신할 수 있다. 일 실시예에 있어서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 컨트롤러(450)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 스캔 제어 신호, 및 발광 제어 신호(EMCTRL)를 생성할 수 있다. 컨트롤러(450)는 데이터 드라이버(420)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(420)를 제어할 수 있고, 스캔 드라이버(430)에 스캔 제어 신호를 제공하여 스캔 드라이버(430)를 제어할 수 있으며, 발광 드라이버(440)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(440)를 제어할 수 있다.
표시 장치(400)는 표시 패널(410)의 복수의 영역들(이하, 패널 영역들)을 복수의 (서로 다른) 구동 주파수들로 구동하는 다중 주파수 구동(Multi-Frequency Driving, MFD)을 수행할 수 있다. 이러한 다중 주파수 구동을 수행하도록, 일 실시예에 있어서, 컨트롤러(450)는 정지 영상 검출 블록(451), 구동 주파수 결정 블록(452), 및 스캔 드라이버 제어 블록(453)을 포함할 수 있다.
정지 영상 검출 블록(451)은 입력 영상 데이터(IDAT)를 각각이 적어도 하나의 화소 행을 포함하는 복수의 패널 영역들에 대한 복수의 패널 영역 데이터들로 구분할 수 있고, 패널 영역 데이터들 각각이 정지 영상을 나타내는지 여부를 판단할 수 있다.
구동 주파수 결정 블록(452)은 패널 영역 데이터들 각각이 정지 영상을 나타내는지 여부에 따라 패널 영역들에 대한 구동 주파수들을 결정할 수 있다. 일 실시예에 있어서, 패널 영역 데이터가 동영상을 나타내는 경우에, 구동 주파수 결정 블록(452)은 상기 패널 영역 데이터에 대응하는 패널 영역에 대한 구동 주파수를 일반 구동 주파수로 결정할 수 있다. 여기서, 일반 구동 주파수는 표시 장치(400)의 일반 구동 시의 구동 주파수일 수 있고, 예를 들면, 입력 영상 데이터(IDAT)의 입력 프레임 주파수와 동일할 수 있다. 또한, 패널 영역 데이터가 정지 영상을 나타내는 경우에, 구동 주파수 결정 블록(452)은 상기 패널 영역 데이터에 대응하는 패널 영역에 대한 구동 주파수를 일반 구동 주파수보다 낮은 저 구동 주파수로 결정할 수 있다. 여기서, 저 구동 주파수는 일반 구동 주파수보다 낮은 임의의 주파수일 수 있다.
스캔 드라이버 제어 블록(453)은 패널 영역들에 대한 구동 주파수들에 기초하여 인에이블 신호(EN)를 생성할 수 있다. 일 실시예에 있어서, 스캔 드라이버 제어 블록(453)은, 스캔 신호(SS)가 출력되어야 할 경우에 인에이블 신호(EN)가 하이 레벨을 가지고 스캔 신호(SS)가 출력되지 않아야 할 경우에 인에이블 신호(EN)가 로우 레벨을 가지도록, 인에이블 신호(EN)를 제어할 수 있다. 이에 따라, 일반 구동 주파수로 구동되는 패널 영역에는 프레임 구간들에서 스캔 신호(SS)가 제공될 수 있으나, 저 구동 주파수로 구동되는 패널 영역에는 프레임 구간들 중 적어도 일부에서 스캔 신호(SS)가 제공되지 않을 수 있다.
도 14는 도 13의 표시 장치(400)에 포함되는 화소(PX)를 나타내는 회로도이다. 예를 들면, 도 14는 n번째 화소 행의 화소(PX)를 나타낼 수 있다.
도 14를 참조하면, 화소(PX)는 구동 트랜지스터(PXT1), 기입 트랜지스터(PXT2), 보상 트랜지스터(PXT3), 초기화 트랜지스터(PXT4), 스토리지 커패시터(CST), 및 발광 다이오드(EL)를 포함할 수 있다. 일 실시예에 있어서, 화소(PX)는 제1 발광 트랜지스터(PXT5), 제2 발광 트랜지스터(PXT6), 바이패스 트랜지스터(PXT7), 및 부스트 커패시터(CBOOST)를 더 포함할 수 있다.
구동 트랜지스터(PXT1)는 제1 화소 노드(PXN1)와 제2 화소 노드(PXN2) 사이에 연결될 수 있고, 제3 화소 노드(PXN3)의 전압에 응답하여 발광 다이오드(EL)에 제공되는 구동 전류를 제어할 수 있다. 기입 트랜지스터(PXT2)는 데이터 신호(DS)를 전송하는 데이터 라인과 제1 화소 노드(PXN1) 사이에 연결될 수 있고, 기입 게이트 신호(GW[n])에 응답하여 턴-온될 수 있다. 보상 트랜지스터(PXT3)는 제2 화소 노드(PXN2)와 제3 화소 노드(PXN3) 사이에 연결될 수 있고, 보상 게이트 신호(GC[n])에 응답하여 턴-온될 수 있다. 초기화 트랜지스터(PXT4)는 제1 초기화 전압(VINIT)을 전송하는 제1 초기화 전압 라인과 제3 화소 노드(PXN3) 사이에 연결될 수 있고, 초기화 게이트 신호(GI[n])에 응답하여 턴-온될 수 있다. 제1 발광 트랜지스터(PXT5)는 제1 전원 전압(ELVDD)을 전송하는 제1 전원 라인과 제1 화소 노드(PXN1) 사이에 연결될 수 있고, 발광 신호(EM)에 응답하여 턴-온될 수 있다. 제2 발광 트랜지스터(PXT6)는 제3 화소 노드(PXN3)와 제4 화소 노드(PXN4) 사이에 연결될 수 있고, 발광 신호(EM)에 응답하여 턴-온될 수 있다. 바이패스 트랜지스터(PXT7)는 제2 초기화 전압(VAINIT)을 전송하는 제2 초기화 전압 라인과 제4 화소 노드(PXN4) 사이에 연결될 수 있고, 이전 기입 게이트 신호(GI[n-1])에 응답하여 턴-온될 수 있다. 스토리지 커패시터(CST)는 제1 전원 라인과 제3 화소 노드(PXN3) 사이에 연결될 수 있다. 부스트 커패시터(CBOOST)는 기입 게이트 신호(GW[n])를 전송하는 기입 게이트 라인과 제3 화소 노드(PXN3) 사이에 연결될 수 있다. 발광 다이오드(EL)는 제4 화소 노드(PXN4)와 제2 전원 전압(ELVSS)을 전송하는 제2 전원 라인 사이에 연결될 수 있고, 구동 전류에 기초하여 발광할 수 있다.
일 실시예에 있어서, 화소(PX)는 적어도 하나의 P형 트랜지스터(예를 들면, PMOS 트랜지스터) 및 적어도 하나의 N형 트랜지스터(예를 들면, NMOS 트랜지스터)를 포함할 수 있다. 예를 들면, 구동 트랜지스터(PXT1), 기입 트랜지스터(PXT2), 제1 발광 트랜지스터(PXT5), 제2 발광 트랜지스터(PXT6), 및 바이패스 트랜지스터(PXT7) 각각은 P형 트랜지스터일 수 있다. 또한, 보상 트랜지스터(PXT3) 및 초기화 트랜지스터(PXT4) 각각은 N형 트랜지스터일 수 있다.
일 실시예에 있어서, 도 3의 스테이지(200) 또는 도 8의 스테이지(300)에서 출력되는 스캔 신호(SS[n])는 보상 게이트 신호(GC[n]) 또는 초기화 게이트 신호(GI[n])일 수 있다. 다시 말해, N형 트랜지스터들로 구현되는 보상 트랜지스터(PXT3) 및 초기화 트랜지스터(PXT4)에 인가되는 보상 게이트 신호(GC[n]) 및 초기화 게이트 신호(GI[n]) 중 적어도 하나는 도 3의 스테이지(200) 또는 도 8의 스테이지(300)에 의해 생성 및 출력될 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 장치(560)를 포함하는 전자 기기(500)를 나타내는 블록도이다.
도 15를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 저장 장치(530), 입출력 장치(540), 파워 서플라이(550), 및 표시 장치(560)를 포함할 수 있다. 표시 장치(560)는 도 13의 표시 장치(400)에 대응할 수 있다. 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트들(ports)을 더 포함할 수 있다.
프로세서(510)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 일 실시예에 있어서, 프로세서(510)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus), 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 프로세서(510)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(520)는 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들면, 메모리 장치(520)는 EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(dynamic random access memory), SRAM(static random access memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(530)는 솔리드 스테이트 드라이브(solid state drive, SSD), 하드 디스크 드라이브(hard disk drive, HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(550)는 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(560)에 있어서, 표시 장치(560)에 포함되는 스캔 드라이버의 스테이지들 각각이 인에이블 신호에 응답하여 스캔 신호를 선택적으로 출력함으로써, 스캔 드라이버가 표시 패널의 가변적인 영역들에 서로 다른 구동 주파수들로 스캔 신호들을 제공할 수 있고, 표시 장치(560)의 소비 전력이 감소할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 스캔 드라이버 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
100, 430: 스캔 드라이버
110, 120, 130, 140, 150, 160, 200, 300: 스테이지
210, 310: 제1 노드 제어 회로
220, 320: 반전 캐리 노드 제어 회로
230, 330: 캐리 출력 회로
240, 340: 제2 노드 제어 회로
250, 350: 제3 노드 제어 회로
260, 360: 스캔 출력 회로
270: 제4 노드 제어 회로
410: 표시 패널
420: 데이터 드라이버
PX: 화소

Claims (20)

  1. 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
    입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로;
    상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로;
    상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로;
    상기 캐리 신호에 응답하여 제4 노드의 전압을 제어하는 제4 노드 제어 회로;
    상기 캐리 신호, 인에이블 신호, 및 상기 반전 캐리 노드의 상기 전압에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로;
    상기 제2 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로; 및
    상기 제3 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함하는, 스캔 드라이버.
  2. 제1 항에 있어서,
    상기 캐리 신호 및 상기 스캔 신호 각각은 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호인, 스캔 드라이버.
  3. 제1 항에 있어서,
    하이 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 상기 하이 레벨을 가지는 경우에, 상기 제2 노드 제어 회로는 상기 제2 노드의 상기 전압을 로우 레벨로 제어하고,
    상기 제3 노드 제어 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 로우 레벨을 가지는 상기 제2 노드의 상기 전압에 응답하여 상기 제3 노드의 상기 전압을 상기 로우 레벨로 제어하며,
    상기 스캔 출력 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 로우 레벨을 가지는 상기 제3 노드의 상기 전압에 응답하여 상기 하이 레벨을 가지는 상기 스캔 신호를 출력하는, 스캔 드라이버.
  4. 제3 항에 있어서,
    상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 도중에 상기 인에이블 신호가 상기 하이 레벨로부터 상기 로우 레벨로 변경되는 경우에, 상기 제2 노드 제어 회로는 상기 하이 레벨을 가지는 상기 캐리 신호의 출력이 종료될 때까지 상기 제2 노드의 상기 전압을 상기 로우 레벨로 유지하는, 스캔 드라이버.
  5. 제1 항에 있어서,
    하이 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 로우 레벨을 가지는 경우에, 상기 제2 노드 제어 회로는 상기 제2 노드의 상기 전압을 상기 하이 레벨로 제어하고,
    상기 제3 노드 제어 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 하이 레벨을 가지는 상기 제2 노드의 상기 전압에 응답하여 상기 제3 노드의 상기 전압을 상기 하이 레벨로 제어하며,
    상기 스캔 출력 회로는, 상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 하이 레벨을 가지는 상기 제3 노드의 상기 전압에 응답하여 상기 로우 레벨을 가지는 상기 스캔 신호를 출력하는, 스캔 드라이버.
  6. 제5 항에 있어서,
    상기 하이 레벨을 가지는 상기 캐리 신호가 출력되는 도중에 상기 인에이블 신호가 상기 로우 레벨로부터 상기 하이 레벨로 변경되는 경우에, 상기 제2 노드 제어 회로는 상기 하이 레벨을 가지는 상기 캐리 신호의 출력이 종료될 때까지 상기 제2 노드의 상기 전압을 상기 하이 레벨로 유지하는, 스캔 드라이버.
  7. 제1 항에 있어서,
    상기 제2 노드 제어 회로는, 하이 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 노드의 상기 전압을 이전 레벨로 유지하는, 스캔 드라이버.
  8. 제1 항에 있어서,
    상기 제2 노드 제어 회로는,
    하이 레벨을 가지는 상기 캐리 신호가 출력되지 않고 상기 인에이블 신호가 상기 하이 레벨을 가지는 경우에, 상기 제2 노드의 상기 전압을 로우 레벨로 제어하고,
    상기 하이 레벨을 가지는 상기 캐리 신호가 출력되지 않고 상기 인에이블 신호가 상기 로우 레벨을 가지는 경우에, 상기 제2 노드의 상기 전압을 상기 하이 레벨로 제어하는, 스캔 드라이버.
  9. 제1 항에 있어서,
    상기 제2 노드 제어 회로는,
    하이 게이트 전압 라인과 상기 제2 노드 사이에 직렬로 연결되는 제9 및 제10 트랜지스터들; 및
    상기 제2 노드와 로우 게이트 전압 라인 사이에 직렬로 연결되는 제11 및 제12 트랜지스터들을 포함하고,
    상기 제9 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되며,
    상기 제10 트랜지스터는 로우 레벨을 가지는 상기 인에이블 신호에 응답하여 턴-온되고,
    상기 제11 트랜지스터는 하이 레벨을 가지는 상기 인에이블 신호에 응답하여 턴-온되며,
    상기 제12 트랜지스터는 상기 반전 캐리 노드의 상기 전압에 응답하여 턴-온되는, 스캔 드라이버.
  10. 제9 항에 있어서,
    상기 제2 노드 제어 회로는,
    상기 제2 노드와 상기 로우 게이트 전압 라인 사이에 연결되는 제2 커패시터를 더 포함하는, 스캔 드라이버.
  11. 제1 항에 있어서,
    상기 제3 노드 제어 회로는,
    상기 제2 노드의 상기 전압이 하이 레벨을 가지는 경우에, 상기 제3 노드를 상기 제4 노드로부터 분리하고,
    상기 제2 노드의 상기 전압이 로우 레벨을 가지는 경우에, 상기 제3 노드에 상기 제4 노드를 연결하는, 스캔 드라이버.
  12. 제1 항에 있어서,
    상기 제4 노드 제어 회로는,
    하이 게이트 전압 라인과 상기 제4 노드 사이에 연결되고, 상기 캐리 신호를 수신하는 게이트를 포함하는 제7 트랜지스터; 및
    상기 제4 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 캐리 신호를 수신하는 게이트를 포함하는 제8 트랜지스터를 포함하는, 스캔 드라이버.
  13. 제1 항에 있어서,
    상기 캐리 출력 회로는,
    하이 게이트 전압 라인과 상기 캐리 신호가 출력되는 캐리 출력 노드 사이에 연결되고, 상기 반전 캐리 노드에 연결되는 게이트를 포함하는 제5 트랜지스터; 및
    상기 캐리 출력 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 반전 캐리 노드에 연결되는 게이트를 포함하는 제6 트랜지스터를 포함하는, 스캔 드라이버.
  14. 제1 항에 있어서,
    상기 스캔 출력 회로는,
    하이 게이트 전압 라인과 상기 스캔 신호가 출력되는 스캔 출력 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트를 포함하는 제15 트랜지스터; 및
    상기 스캔 출력 노드와 로우 게이트 전압 라인 사이에 연결되고, 상기 제4 노드에 연결되는 게이트를 포함하는 제16 트랜지스터를 포함하는, 스캔 드라이버.
  15. 제1 항에 있어서,
    상기 제1 노드 제어 회로, 상기 반전 캐리 노드 제어 회로, 상기 캐리 출력 회로, 상기 제4 노드 제어 회로, 상기 제2 노드 제어 회로, 상기 제3 노드 제어 회로, 및 상기 스캔 출력 회로 각각은 적어도 하나의 P형 트랜지스터 및 적어도 하나의 N형 트랜지스터를 포함하는, 스캔 드라이버.
  16. 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
    입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로;
    상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로;
    상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로;
    상기 반전 캐리 노드의 상기 전압, 인에이블 신호, 및 상기 캐리 신호에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로;
    상기 제2 노드의 상기 전압 및 상기 캐리 신호에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로; 및
    상기 제3 노드의 상기 전압 및 상기 캐리 신호에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함하는, 스캔 드라이버.
  17. 제16 항에 있어서,
    상기 캐리 신호는 액티브 레벨로서 로우 레벨을 가지는 액티브 로우 신호이고,
    상기 스캔 신호는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호인, 스캔 드라이버.
  18. 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 화소들 각각에 데이터 신호를 제공하는 데이터 드라이버; 및
    상기 복수의 화소들 각각에 스캔 신호를 제공하고, 복수의 스테이지들을 포함하는 스캔 드라이버를 포함하고,
    상기 복수의 스테이지들 각각은,
    입력 신호, 제1 클록 신호, 및 제2 클록 신호에 응답하여 제1 노드의 전압을 제어하는 제1 노드 제어 회로;
    상기 제1 노드의 상기 전압에 응답하여 반전 캐리 노드의 전압을 제어하는 반전 캐리 노드 제어 회로;
    상기 반전 캐리 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로;
    상기 캐리 신호에 응답하여 제4 노드의 전압을 제어하는 제4 노드 제어 회로;
    상기 캐리 신호, 인에이블 신호, 및 상기 반전 캐리 노드의 상기 전압에 응답하여 제2 노드의 전압을 제어하는 제2 노드 제어 회로;
    상기 제2 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 제3 노드의 전압을 제어하는 제3 노드 제어 회로; 및
    상기 제3 노드의 상기 전압 및 상기 제4 노드의 상기 전압에 응답하여 상기 스캔 신호를 출력하는 스캔 출력 회로를 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 화소들 각각은,
    발광 다이오드;
    제1 화소 노드와 제2 화소 노드 사이에 연결되고, 제3 화소 노드의 전압에 응답하여 상기 발광 다이오드에 제공되는 구동 전류를 제어하는 구동 트랜지스터;
    상기 데이터 신호를 전송하는 데이터 라인과 상기 제1 화소 노드 사이에 연결되고, 기입 게이트 신호에 응답하여 턴-온되는 기입 트랜지스터;
    상기 제2 화소 노드와 상기 제3 화소 노드 사이에 연결되고, 보상 게이트 신호에 응답하여 턴-온되는 보상 트랜지스터; 및
    초기화 전압을 전송하는 초기화 전압 라인과 상기 제3 화소 노드 사이에 연결되고, 초기화 게이트 신호에 응답하여 턴-온되는 초기화 트랜지스터를 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 스캔 신호는 상기 보상 게이트 신호 또는 상기 초기화 게이트 신호인, 표시 장치.
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