KR20240109851A - 발광 소자 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20240109851A
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박영환
김주성
신동철
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삼성전자주식회사
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Abstract

발광 소자 및 이를 포함하는 디스플레이 장치가 개시된다. 개시된 발광 소자는, 제1 파장의 광을 방출하는 제1 발광 요소; 상기 제1 발광 요소 상에 배치된 pn 접합층; 및 상기 pn 접합층 상에 배치된 것으로, 상기 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소;를 포함하며, 상기 pn 접합층은: 상기 제1 발광 요소 위에 배치되며 제1 타입으로 도핑된 제1 타입 반도체층; 및 상기 제1 타입 반도체층 상에 배치되며 제1 타입과 전기적으로 상반되는 제2 타입으로 도핑된 제2 타입 반도체층;을 포함할 수 있다.

Description

발광 소자 및 이를 포함하는 디스플레이 장치 {Light emitting device and display apparatus including the same}
개시된 실시예들은 발광 소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
발광 다이오드(Light emitting diode; LED)는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 이러한 장점 때문에 산업적인 수요가 증대되고 있다. LED는 통상적으로 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에 적용되어 사용되고 있다. 최근에는 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체를 이용한 마이크로 단위 또는 나노 단위의 초소형 LED가 개발되고 있다.
또한, 이러한 초소형 LED가 디스플레이 화소의 발광 요소로서 직접 적용된 마이크로 LED 디스플레이 장치가 개발되고 있다. 그런데 많은 수의 적색 LED 칩, 녹색 LED 칩, 및 청색 LED 칩을 각각 제조하여 디스플레이 기판 상의 적절한 위치에 배열시키는 전사 기술은 높은 난이도를 가질 수 있다.
서로 다른 파장의 광을 방출하는 복수의 발광 요소들이 수직 적층된 에피 구조를 갖는 모노리식(monolithic) 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
일 실시예에 따른 발광 소자는, 제1 파장의 광을 방출하는 제1 발광 요소; 상기 제1 발광 요소 상에 배치된 pn 접합층; 및 상기 pn 접합층 상에 배치된 것으로, 상기 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소;를 포함하며, 상기 pn 접합층은: 상기 제1 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함할 수 있다.
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 두께는, 예를 들어, 1 nm 이상 1 ㎛ 이하일 수 있다.
또는, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 두께는, 예를 들어, 50 nm 이상 200 nm 이하일 수 있다.
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 도핑 농도는, 예를 들어, 1016/cm3 이상 1020/cm3 이하일 수 있다.
또는, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 도핑 농도는, 예를 들어, 1017/cm3 이상 1019/cm3 이하일 수 있다.
상기 제1 발광 요소는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하며, 상기 제1 도전형 반도체층은 상기 제1 발광 요소의 제2 반도체층의 상부 표면 위에 배치될 수 있다.
상기 제1 발광 요소의 제1 반도체층은 상기 제1 도전형 반도체층과 동일한 제1 도전형으로 도핑되고, 상기 제1 발광 요소의 제2 반도체층은 상기 제2 도전형 반도체층과 동일한 제2 도전형으로 도핑될 수 있다.
상기 제2 발광 요소는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하며, 상기 제2 발광 요소의 제1 반도체층은 상기 제2 도전형 반도체층의 상부 표면 위에 배치될 수 있다.
상기 제2 발광 요소의 제1 반도체층은 상기 제1 도전형 반도체층과 동일한 제1 도전형으로 도핑되고, 상기 제2 발광 요소의 제2 반도체층은 상기 제2 도전형 반도체층과 동일한 제2 도전형으로 도핑될 수 있다.
상기 발광 소자의 등가 회로는 제1 다이오드, 제2 다이오드, 및 제3 다이오드를 포함하고, 상기 제1 다이오드의 음극은 상기 제1 발광 요소의 제1 반도체층에 대응하고 상기 제1 다이오드의 양극은 상기 제1 발광 요소의 제2 반도체층에 대응하며, 상기 제2 다이오드의 음극은 상기 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제2 다이오드의 양극은 상기 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제3 다이오드의 음극은 상기 제2 발광 요소의 제1 반도체층에 대응하고 상기 제3 다이오드의 양극은 상기 제2 발광 요소의 제2 반도체층에 대응하며, 상기 발광 소자의 등가 회로에서, 상기 제1 다이오드의 양극에 상기 제2 다이오드의 음극이 연결되고 상기 제2 다이오드의 양극에 상기 제3 다이오드의 음극이 연결되고, 상기 제1 다이오드의 음극, 상기 제2 다이오드의 양극 및 상기 제3 다이오드의 음극에 공통 접지가 연결되며, 상기 제1 다이오드의 양극과 상기 제3 다이오드의 양극에 각각 개별적인 구동 전압 라인이 연결될 수 있다.
상기 제1 파장은 상기 제2 파장보다 짧을 수 있다.
예를 들어, 상기 제1 발광 요소의 활성층과 상기 제2 발광 요소의 활성층은 인듐(In)을 포함하는 질화물 반도체 재료를 포함하며, 상기 제1 발광 요소의 활성층에서 인듐 함량은 상기 제2 발광 요소의 활성층에서 인듐 함량보다 작을 수 있다.
상기 제1 발광 요소 상에 배치된 pn 접합층은 제1 pn 접합층일 수 있다.
상기 발광 소자는: 상기 제2 발광 요소 상에 배치된 제2 pn 접합층; 및 상기 제2 pn 접합층 상에 배치된 것으로, 상기 제1 파장 및 제2 파장과 상이한 제3 파장의 광을 방출하는 제3 발광 요소;를 더 포함하고, 상기 제2 pn 접합층은: 상기 제2 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및 상기 제2 pn 접합층의 상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함할 수 있다.
상기 제1 발광 요소, 제2 발광 요소, 제3 발광 요소 각각은 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함할 수 있다.
상기 제1 pn 접합층의 제1 도전형 반도체층은 상기 제1 발광 요소의 제2 반도체층의 상부 표면 위에 배치되며, 상기 제2 발광 요소의 제1 반도체층은 상기 제1 pn 접합층의 제2 도전형 반도체층의 상부 표면 위에 배치되고, 상기 제2 pn 접합층의 제1 도전형 반도체층은 상기 제2 발광 요소의 제2 반도체층의 상부 표면 위에 배치되며, 상기 제3 발광 요소의 제1 반도체층은 상기 제2 pn 접합층의 제2 도전형 반도체층의 상부 표면 위에 배치될 수 있다.
상기 제1 발광 요소의 제1 반도체층, 상기 제1 pn 접합층의 제1 도전형 반도체층, 상기 제2 발광 요소의 제1 반도체층, 상기 제2 pn 접합층의 제1 도전형 반도체층, 및 상기 제3 발광 요소의 제1 반도체층은 동일한 제1 도전형으로 도핑되고, 상기 제1 발광 요소의 제2 반도체층, 상기 제1 pn 접합층의 제2 도전형 반도체층, 상기 제2 발광 요소의 제2 반도체층, 상기 제2 pn 접합층의 제2 도전형 반도체층, 및 상기 제3 발광 요소의 제2 반도체층은 동일한 제2 도전형으로 도핑될 수 있다.
상기 발광 소자의 등가 회로는 제1 다이오드, 제2 다이오드, 제3 다이오드, 제4 다이오드, 및 제5 다이오드를 포함하고, 상기 제1 다이오드의 음극은 상기 제1 발광 요소의 제1 반도체층에 대응하고 상기 제1 다이오드의 양극은 상기 제1 발광 요소의 제2 반도체층에 대응하며, 상기 제2 다이오드의 음극은 상기 제1 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제2 다이오드의 양극은 상기 제1 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제3 다이오드의 음극은 상기 제2 발광 요소의 제1 반도체층에 대응하고 상기 제3 다이오드의 양극은 상기 제2 발광 요소의 제2 반도체층에 대응하며, 상기 제4 다이오드의 음극은 상기 제2 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제4 다이오드의 양극은 상기 제2 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제5 다이오드의 음극은 상기 제3 발광 요소의 제1 반도체층에 대응하고 상기 제5 다이오드의 양극은 상기 제3 발광 요소의 제2 반도체층에 대응하며, 상기 발광 소자의 등가 회로에서, 상기 제1 다이오드의 양극에 상기 제2 다이오드의 음극이 연결되고 상기 제2 다이오드의 양극에 상기 제3 다이오드의 음극이 연결되고 상기 제3 다이오드의 양극에 상기 제4 다이오드의 음극이 연결되고 상기 제4 다이오드의 양극에 상기 제5 다이오드의 음극이 연결되고, 상기 제1 다이오드의 음극, 상기 제2 다이오드의 양극, 상기 제3 다이오드의 음극, 상기 제4 다이오드의 양극 및 상기 제5 다이오드의 음극에 공통 접지가 연결되며, 상기 제1 다이오드의 양극, 상기 제3 다이오드의 양극 및 상기 제5 다이오드의 양극에는 각각 개별적인 구동 전압 라인이 연결될 수 있다.
상기 제1 발광 요소의 활성층, 상기 제2 발광 요소의 활성층, 및 상기 제3 발광 요소의 활성층은 인듐(In)을 포함하는 질화물 반도체 재료를 포함하며, 상기 제1 발광 요소의 활성층에서 인듐 함량은 상기 제2 발광 요소의 활성층에서 인듐 함량보다 작고, 상기 제2 발광 요소의 활성층에서 인듐 함량은 상기 제3 발광 요소의 활성층에서 인듐 함량보다 작을 수 있다.
상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역이 노출되고, 상기 제1 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역, 및 상기 제2 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역이 노출되며, 상기 발광 소자는: 상기 제1 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역에 배치된 제1 전극; 상기 제2 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역에 배치된 제2 전극; 상기 제3 발광 요소의 제2 반도체층의 상부 표면 위에 배치된 제3 전극; 및 상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역에 일체로 배치된 공통 전극;을 더 포함할 수 있다.
상기 제1 발광 요소의 활성층의 제1 측면, 상기 제1 발광 요소의 제2 반도체층의 제1 측면, 상기 제1 pn 접합층의 제1 도전형 반도체층의 제1 측면, 상기 제1 pn 접합층의 제2 도전형 반도체층의 제1 측면, 및 상기 제2 발광 요소의 제1 반도체층의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제1 평면을 형성하고, 상기 제2 발광 요소의 활성층의 제1 측면, 상기 제2 발광 요소의 제2 반도체층의 제1 측면, 상기 제2 pn 접합층의 제1 도전형 반도체층의 제1 측면, 상기 제2 pn 접합층의 제2 도전형 반도체층의 제1 측면, 및 상기 제3 발광 요소의 제1 반도체층의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제2 평면을 형성하며, 상기 발광 소자는 상기 제1 평면 및 상기 제2 평면의 각각을 따라 수직 방향으로 연장된 절연막을 더 포함할 수 있다.
상기 공통 전극은 상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제1 평면 상의 상기 절연막, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 평면 상의 상기 절연막, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역을 따라 일체로 연장될 수 있다.
다른 실시예에 따른 디스플레이 장치는, 2차원 어레이 형태로 배열된 복수의 화소를 포함하는 화소 어레이; 스캔 신호를 제공하는 스캔 구동부; 데이터 신호를 제공하는 데이터 구동부; 및 상기 스캔 구동부와 상기 데이터 구동부의 동작을 제어하는 프로세서;를 포함하며, 상기 화소 어레이의 복수의 화소 각각은: 제1 파장의 광을 방출하는 제1 발광 요소; 상기 제1 발광 요소 상에 배치된 pn 접합층; 및 상기 pn 접합층 상에 배치된 것으로, 상기 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소;를 포함하며, 상기 pn 접합층은: 상기 제1 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함할 수 있다.
개시된 실시예에 따르면 서로 다른 파장의 광을 방출하는 복수의 발광 요소들 사이에 n형 질화물 반도체층과 p형 질화물 반도체층을 포함하는 pn 접합층이 배치될 수 이다. 이러한 pn 접합층은 복수의 발광 요소들 사이의 전류 누설을 방지하거나 저감하기 때문에 하나의 발광 요소가 턴온/턴오프될 때 인접한 다른 발광 요소들에는 거의 영향을 주지 않을 수 있다. 따라서 복수의 발광 요소들이 독립적으로 구동될 수 있다.
또한 pn 접합층이 각각 발광 요소의 반도체 재료들과 유사한 종류의 반도체 재료를 포함하기 때문에, 복수의 발광 요소들과 복수의 pn 접합층을 모노리식하게 성장시킬 수 있다. 따라서 서로 다른 파장의 광을 방출하는 복수의 발광 요소들과 복수의 pn 접합층이 하나의 성장 기판 상에서 수직 성장 및 적층된 에피 구조를 갖는 모노리식 발광 소자를 제조할 수 있다.
실시예에 따른 발광 소자는 서로 다른 복수의 파장의 광을 방출할 수 있다. 따라서 실시예에 따른 발광 소자를 이용하면, 고난이도 전사 기술 없이 LED 디스플레이 장치를 제조할 수 있다.
도 1은 일 실시예에 따른 발광 소자의 예시적인 구조를 보이는 개략적인 단면도이다.
도 2는 도 1에 도시된 pn 접합층 부근의 에너지 밴드 다이어그램을 예시적으로 보인다.
도 3a 및 도 3b는 실시예에 따른 발광 소자의 동작을 예시적으로 보이는 등가 회로도이다.
도 4는 다른 실시예에 따른 발광 소자의 예시적인 구조를 보이는 개략적인 단면도이다.
도 5는 도 4에 도시된 발광 소자에 대한 등가 회로도이다.
도 6은 도 4에 도시된 발광 소자의 전극 연결 구조를 예시적으로 보이는 개략적인 단면도이다.
도 7은 도 6에 도시된 발광 소자를 포함하는 디스플레이 장치의 화소 어레이의 예시적인 구조를 보이는 개략적인 단면도이다.
도 8은 도 7에 도시된 화소 어레이를 포함하는 디스플레이 장치의 개략적인 구성을 보이는 블록도이다.
도 9는 실시예에 따른 디스플레이 장치가 모바일 장치에 적용된 예를 도시한다.
도 10은 실시예에 따른 디스플레이 장치가 차량용 디스플레이 장치에 적용된 예를 도시한다.
도 11은 실시예에 따른 디스플레이 장치가 증강 현실 안경 또는 가상 현실 안경에 적용된 예를 도시한다.
도 12는 실시예에 따른 디스플레이 장치가 사이니지에 적용된 예를 도시한다.
도 13은 실시예에 따른 디스플레이 장치가 웨어러블 디스플레이에 적용된 예를 도시한다.
이하, 첨부된 도면들을 참조하여, 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 발광 소자의 예시적인 구조를 보이는 개략적인 단면도이다. 도 1을 참조하면, 실시예에 따른 발광 소자(100)는, 제1 파장의 광을 방출하는제1 발광 요소(110), 제1 발광 요소(110) 상에 배치된 pn 접합층(120), 및 pn 접합층(120) 상에 배치되며 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소(130)를 포함할 수 있다.
제1 발광 요소(110)는 기판(101)의 상부 표면 상에서 성장된 에피 구조를 가질 수 있다. 예를 들어, 제1 발광 요소(110)는 기판(101) 상에서 성장된 제1 반도체층(111), 제1 반도체층(111) 상에서 성장된 활성층(112), 활성층(112) 상에서 성장된 제2 반도체층(113)을 포함할 수 있다. 따라서 제1 발광 요소(110)의 제1 반도체층(111), 활성층(112), 및 제2 반도체층(113)은 수직 적층 구조를 가질 수 있다.
도 1에는 편의상 생략되었지만, 제1 발광 요소(110)의 성능을 향상시키기 위한 다양한 층들이 더 배치될 수 있다. 예를 들어, 기판(101)과 제1 반도체층(111) 사이에는 격자 부정합에 의한 응력을 완화하기 위한 적어도 하나의 버퍼층들이 더 배치될 수 있다. 또한 제1 반도체층(111)과 활성층(112) 사이 및 활성층(112)과 제2 반도체층(113) 사이에도 캐리어 블로킹층(carrier blocking layer) 및/또는 응력 완화층들이 더 배치될 수 있다. 이하에서는 설명의 편의를 위해 제1 및 제2 발광 요소(110, 130)의 기본적인 동작에 필요한 최소의 구성들에 대해서만 설명하지만, 실제 제1 및 제2 발광 요소(110, 130)는 설명하지 않은 다양한 추가적인 구성들을 더 포함할 수 있다.
제1 반도체층(111)과 제2 반도체층(113)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료, 특히 질화물 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(111)과 제2 반도체층(113)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 질화물 반도체 재료를 포함할 수 있다. 이러한 제1 반도체층(111)과 제2 반도체층(113)은 활성층(112)에 전자와 정공을 제공하는 역할을 할 수 있다. 이를 위해 제1 반도체층(111)은 제1 도전형으로 도핑되고 제2 반도체층(113)은 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑될 수 있다. 예를 들어, 제1 반도체층(111)이 n형으로 도핑되고 제2 반도체층(113)이 p형으로 도핑될 수도 있으며, 또는 반대로 제1 반도체층(111)이 p형으로 도핑되고 제2 반도체층(113)이 n형으로 도핑될 수도 있다. 제1 반도체층(111) 또는 제2 반도체층(113)을 n형으로 도핑하는 경우에, 예를 들어, 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등을 도펀트로 사용할 수 있고, p형으로 도핑하는 경우에, 예를 들어, 마그네슘(Mg), 아연(Zn) 등을 도펀트로 사용할 수 있다. n형으로 도핑된 제1 반도체층(111) 또는 제2 반도체층(113)은 활성층(112)에 전자를 제공하고 p형으로 도핑된 제2 반도체층(113) 또는 제1 반도체층(111)은 활성층(112)에 정공을 제공할 수 있다.
활성층(112)은 제1 반도체층(111)과 제2 반도체층(113) 사이에 배치될 수 있다. 활성층(112)은 장벽 사이에 양자우물이 배치된 양자우물 구조를 갖는다. 제1 반도체층(111)과 제2 반도체층(113)에서 제공된 전자와 정공이 활성층(112) 내의 양자우물 내에서 재결합되면서 빛이 발생할 수 있다. 활성층(112) 내의 양자우물을 구성하는 재료의 에너지 밴드갭에 따라서 활성층(112)에서 발생하는 빛의 파장이 결정될 수 있다. 활성층(112)은 하나의 양자우물만을 가질 수도 있지만, 복수의 양자우물과 복수의 장벽이 번갈아 배치된 다중양자우물(MQW; multi-quantum well) 구조를 가질 수 있다. 활성층(112)의 두께 또는 활성층(112) 내의 양자우물의 개수는 제1 발광 요소(110)의 구동 전압과 발광 효율 등을 고려하여 적절하게 선택될 수 있다. 활성층(112)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료, 특히 질화물 반도체 재료를 포함할 수 있다. 예컨대, 활성층(112)은 InGaN, GaN, AlGaN, AlInGaN 중에서 적어도 하나의 질화물 반도체 재료를 포함할 수 있다.
pn 접합층(120)은 제1 발광 요소(110) 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층(121) 및 제1 도전형 반도체층(121) 상에 배치되며 제2 도전형으로 도핑된 제2 도전형 반도체층(122)을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(121)은 제1 발광 요소(110)의 제2 반도체층(113)의 상부 표면 상에서 직접 성장될 수 있으며, 제2 도전형 반도체층(122)은 제1 도전형 반도체층(121)의 상부 표면 상에서 직접 성장될 수 있다. 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료, 특히 질화물 반도체 재료를 포함할 수 있다. 예컨대, 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)은 InAlGaN 또는 GaN을 포함할 수 있다. 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)의 두께는, 예를 들어, 약 1 nm 이상 약 1 ㎛ 이하, 또는 약 50 nm 이상 약 200 nm 이하일 수 있다.
제1 도전형 반도체층(121)은 제1 발광 요소(110)의 제2 반도체층(113)과 전기적으로 상반되는 도전형으로 도핑되며 제2 도전형 반도체층(122)은 제1 발광 요소(110)의 제2 반도체층(113)과 동일한 도전형으로 도핑될 수 있다. 예를 들어, 제1 발광 요소(110)의 제2 반도체층(113)이 p형으로 도핑된 경우, 제1 도전형 반도체층(121)은 n형으로 도핑되고 제2 도전형 반도체층(122)은 p형으로 도핑될 수 있다. 또한, 이 경우 제1 도전형 반도체층(121)은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등으로 도핑될 수 있고, 제2 도전형 반도체층(122)은 마그네슘(Mg), 아연(Zn) 등으로 도핑될 수 있다. 또한, 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)의 도핑 농도는, 예를 들어, 약 1016/cm3 이상 약 1020/cm3 이하, 또는 약 1017/cm3 이상 약 1019/cm3 이하일 수 있다.
제2 발광 요소(130)는 pn 접합층(120)의 상부 표면 상에서 성장된 에피 구조를 가질 수 있다. 예를 들어, 제2 발광 요소(130)는 제2 도전형 반도체층(122)의 상부 표면 상에서 직접 성장된 제1 반도체층(131), 제1 반도체층(131)의 상부 표면 상에서 직접 성장된 활성층(132), 활성층(132)의 상부 표면 상에서 직접 성장된 제2 반도체층(133)을 포함할 수 있다. 따라서 제2 발광 요소(130)의 제1 반도체층(131), 활성층(132), 및 제2 반도체층(133)은 수직 적층 구조를 가질 수 있으며, 활성층(132)은 제1 반도체층(131)과 제2 반도체층(133) 사이에 배치될 수 있다.
제1 발광 요소(110)의 제1 반도체층(111)과 제2 반도체층(113)에 대한 설명은 제2 발광 요소(130)의 제1 반도체층(131)과 제2 반도체층(133)에도 적용될 수 있다. 예를 들어, 제2 발광 요소(130)의 제1 반도체층(131)과 제2 반도체층(133)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 질화물 반도체 재료를 포함할 수 있다. 또한, 제1 반도체층(131)과 제2 반도체층(133)은 전기적으로 서로 상반되는 도전형으로 도핑될 수 있다. 예를 들어, 제1 반도체층(131)은 그 아래에 배치된 제2 도전형 반도체층(122)과 전기적으로 상반되는 제1 도전형으로 도핑될 수 있으며, 제2 반도체층(133)은 제2 도전형 반도체층(122)과 동일한 제2 도전형으로 도핑될 수 있다.
제1 발광 요소(110)의 활성층(112)은 제1 파장의 광을 방출하도록 구성될 수 있으며, 제2 발광 요소(130)의 활성층(132)은 제1 파장과 상이한 제2 파장의 광을 방출하도록 구성될 수 있다. 이를 위해, 제1 발광 요소(110)의 활성층(112)과 제2 발광 요소(130)의 활성층(132)에서 질화물 반도체 재료의 조성이 서로 다를 수 있다. 일반적으로, 인듐(In)을 포함하는 질화물 반도체 재료 내의 인듐(In) 함량이 증가할수록 방출되는 광의 파장은 증가할 수 있다. 예를 들어, InGaN 또는 AlInGaN를 포함하는 활성층에서, 질화물 반도체 재료 내의 인듐 함량이 약 15%일 때 활성층은 약 450 nm의 청색광을 방출하고, 인듐 함량이 약 25%일 때 활성층은 약 320 nm의 녹색광을 방출하고, 인듐 함량이 약 30%일 때 활성층은 약 560 nm의 노란색광을 방출하고, 인듐 함량이 약 35%일 때 활성층은 약 630 nm의 적색광을 방출할 수 있다.
일 실시에에서, 하부에 배치된 제1 발광 요소(110)의 활성층(112)은 상대적으로 짧은 파장의 광을 방출하도록 구성되고 상부에 배치된 제2 발광 요소(130)의 활성층(132)은 상대적으로 긴 파장의 광을 방출하도록 구성될 수 있다. 예를 들어, 활성층(112)은 청색광을 방출하고 활성층(132)은 녹색광 또는 적색광을 방출하도록 구성되거나, 활성층(112)은 녹색광을 방출하고 활성층(132)은 적색광을 방출하도록 구성될 수 있다. 따라서, 하부에 배치된 제1 발광 요소(110)의 활성층(112)에서 인듐 함량은 상부에 배치된 제2 발광 요소(130)의 활성층(132)에서 인듐 함량보다 작을 수 있다. 통상적으로 인듐 함량이 낮을수록 질화물 반도체의 성장 온도가 더 높기 때문에, 성장 온도가 상대적으로 높은 질화물 반도체를 먼저 성장시키고 성장 온도가 상대적으로 낮은 질화물 반도체 나중에 성장시키는 것이 유리할 수 있다. 다시 말해, 인듐 함량이 상대적으로 낮은 질화물 반도체를 포함하는 활성층(112)을 먼저 성장시키면, 인듐 함량이 상대적으로 높은 질화물 반도체를 포함하는 활성층(132)을 성장시키는 과정에서 그 아래의 활성층(112)이 열화되지 않을 수 있다.
상술한 바와 같이, 서로 다른 파장의 광을 방출하는 제1 발광 요소(110)와 제2 발광 요소(130) 사이에 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)을 포함하는 pn 접합층(120)이 배치될 수 있다. 제1 발광 요소(110)의 제1 반도체층(111), pn 접합층(120)의 제1 도전형 반도체층(121) 및 제2 발광 요소(130)의 제1 반도체층(131)은 동일한 제1 도전형으로 도핑되고, 제1 발광 요소(110)의 제2 반도체층(113), pn 접합층(120)의 제2 도전형 반도체층(122) 및 제2 발광 요소(130)의 제2 반도체층(133)은 동일한 제2 도전형으로 도핑될 수 있다. 예를 들어, 제1 도전형이 n형이고 제2 도전형이 p형인 경우, 발광 소자(100)는 n-i-p-n-p-n-i-p 구조를 가질 수 있다. 따라서 제1 발광 요소(110)와 제2 발광 요소(130) 사이에서 전류 누설이 거의 일어나지 않을 수 있다.
도 2는 도 1에 도시된 pn 접합층(120) 부근의 에너지 밴드 다이어그램을 예시적으로 보인다. 도 2를 참조하면, 제1 발광 요소(110)의 제2 반도체층(113), 제1 도전형 반도체층(121), 제2 도전형 반도체층(122), 및 제2 발광 요소(130)의 제1 반도체층(131)이 각각 p형, n형, p형, 및 n형일 수 있다. 이 경우, 인접한 두 층들 사이의 계면에는 공핍 영역(depletion region)이 형성될 수 있다. 그리고, 전류는 제1 발광 요소(110)의 제2 반도체층(113)로부터 제1 도전형 반도체층(121)으로 흐를 수 있다. 그러나 제1 도전형 반도체층(121)과 제2 발광 요소(130)의 제1 반도체층(131) 사이에는 상대적으로 높은 에너지를 갖는 제2 도전형 반도체층(122)이 위치하기 때문에, 전류는 제1 도전형 반도체층(121)으로부터 제2 발광 요소(130)의 제1 반도체층(131)으로 흐르지 않게 된다.
도 3a 및 도 3b는 실시예에 따른 발광 소자(100)의 동작을 예시적으로 보이는 등가 회로도이다. 도 3a 및 도 3b를 참조하면, 제1 발광 요소(110), pn 접합층(120), 및 제2 발광 요소(130)가 각각 다이오드로 표시되어 있다. 이하에서, 제1 발광 요소(110)를 나타내는 다이오드를 제1 다이오드(D1), pn 접합층(120)을 나타내는 다이오드를 제2 다이오드(D2), 제2 발광 요소(130)를 나타내는 다이오드를 제3 다이오드(D3)라고 부른다. 예를 들어, 제1 다이오드(D1)의 음극은 제1 발광 요소(110)의 제1 반도체층(111)에 대응하고 제1 다이오드(D1)의 양극은 제1 발광 요소(110)의 제2 반도체층(113)에 대응할 수 있으며, 제2 다이오드(D2)의 음극은 pn 접합층(120)의 제1 도전형 반도체층(121)에 대응하고 제2 다이오드(D2)의 양극은 pn 접합층(120)의 제2 도전형 반도체층(122)에 대응할 수 있으며, 제3 다이오드(D3)의 음극은 제2 발광 요소(130)의 제1 반도체층(131)에 대응하고 제3 다이오드(D3)의 양극은 제2 발광 요소(130)의 제2 반도체층(133)에 대응할 수 있다. 발광 소자(100)는 순방향을 따라 순차적으로 연결된 제3 다이오드(D3), 제2 다이오드(D2), 및 제1 다이오드(D1)를 포함할 수 있다. 다시 말해, 제1 다이오드(D1)의 양극에 제2 다이오드(D2)의 음극이 연결되고, 제2 다이오드(D2)의 양극에 제3 다이오드(D3)의 음극이 연결될 수 있다. 그리고, 제1 다이오드(D1)의 음극, 제2 다이오드(D2)의 양극 및 제3 다이오드(D3)의 음극에는 공통 접지(common ground)가 연결될 수 있다. 그리고 제3 다이오드(D3)의 양극과 제1 다이오드(D1)의 양극에는 각각 개별적으로 구동 전압 라인이 연결될 수 있다.
도 3a를 참조하면, 제1 다이오드(D1)의 양극에 구동 전압(V)이 인가되는 경우, 전류(I)는 제2 다이오드(D2)에 대해 역방향이므로 제2 다이오드(D2)를 통과할 수 없으며 제1 다이오드(D1)로만 흐르게 된다. 또한 도 3b를 참조하면, 제3 다이오드(D3)의 양극에 구동 전압(V)이 인가되는 경우, 제2 다이오드(D2)의 양단과 제1 다이오드(D1)의 양단에서 전위가 동일하므로, 전류(I)는 제3 다이오드(D3)로만 흐르게 된다.
상술한 바와 같이, 서로 다른 파장의 광을 방출하는 제1 발광 요소(110)와 제2 발광 요소(130) 사이에 pn 접합층(120)이 제1 발광 요소(110) 및 제2 발광 요소(130)와 동일한 전기적 방향으로 배치되어 있기 때문에, pn 접합층(120)은 제1 발광 요소(110)와 제2 발광 요소(130) 사이의 전류 누설을 방지하거나 저감할 수 있다. 따라서 제1 발광 요소(110) 또는 제2 발광 요소(130)가 턴온/턴오프될 때 인접한 다른 발광 요소에는 거의 영향을 주지 않을 수 있다. 따라서 제1 발광 요소(110)와 제2 발광 요소(130)가 서로에 대해 독립적으로 구동될 수 있다. 또한 pn 접합층(120)이 제1 발광 요소(110) 및 제2 발광 요소(130)의 반도체 재료들과 유사한 종류의 반도체 재료를 포함하기 때문에, 제1 발광 요소(110), pn 접합층(120), 및 제2 발광 요소(130)를 모노리식(monolithic) 하게 성장시킬 수 있다. 따라서 서로 다른 파장의 광을 방출하는 제1 발광 요소(110)와 제2 발광 요소(130), 및 pn 접합층(120)이 하나의 성장 기판 상에서 수직 성장 및 적층된 에피 구조를 갖는 모노리식한 발광 소자(100)를 제조할 수 있다.
지금까지 2개의 발광 요소를 포함하는 발광 소자(100)에 대해 설명하였지만, 동일한 원리를 이용하여 3개 이상의 발광 요소를 포함하는 발광 소자를 제공하는 것도 가능하다.
도 4는 다른 실시예에 따른 발광 소자의 예시적인 구조를 보이는 개략적인 단면도이다. 도 4를 참조하면, 다른 실시예에 따른 발광 소자(100a)는 기판(101) 상에서 모노리식하게 순차적으로 성장된 제1 발광 요소(110), pn 접합층(120), 제2 발광 요소(130), pn 접합층(140), 및 제3 발광 요소(150)를 포함할 수 있다. 이하에서는, 제1 발광 요소(110)와 제2 발광 요소(130) 사이의 pn 접합층(120)을 제1 pn 접합층(120)이라고 부르고, 제2 발광 요소(130)와 제3 발광 요소(150) 사이의 pn 접합층(140)을 제2 pn 접합층(140)이라고 부른다. 제1 발광 요소(110), 제1 pn 접합층(120), 및 제2 발광 요소(130)에 대해서는 전술한 설명이 그대로 적용되므로 상세한 설명을 생략한다.
제2 pn 접합층(140)은 제1 pn 접합층(120)과 동일한 구조를 가질 수 있다. 예를 들어, 제2 pn 접합층(140)은 제2 발광 요소(130) 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층(141) 및 제1 도전형 반도체층(141) 상에 배치되며 제2 도전형으로 도핑된 제2 도전형 반도체층(142)을 포함할 수 있다. 제1 도전형 반도체층(141)은 제2 발광 요소(130)의 제2 반도체층(133) 상에서 직접 성장될 수 있으며, 제2 도전형 반도체층(142)은 제1 도전형 반도체층(141) 상에서 직접 성장될 수 있다. 제1 도전형 반도체층(141)과 제2 도전형 반도체층(142)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료, 특히 질화물 반도체 재료를 포함할 수 있다. 예컨대, 제1 도전형 반도체층(141)과 제2 도전형 반도체층(142)은 InAlGaN 또는 GaN을 포함할 수 있다. 제1 도전형 반도체층(141)과 제2 도전형 반도체층(142)의 두께는, 예를 들어, 약 1 nm 이상 약 1 ㎛ 이하, 또는 약 50 nm 이상 약 200 nm 이하일 수 있다. 또한, 제1 도전형 반도체층(141)과 제2 도전형 반도체층(142)의 도핑 농도는, 예를 들어, 약 1016/cm3 이상 약 1020/cm3 이하, 또는 약 1017/cm3 이상 약 1019/cm3 이하일 수 있다.
제3 발광 요소(150)는 제2 pn 접합층(140)의 상부 표면 상에서 성장된 에피 구조를 가질 수 있다. 예를 들어, 제3 발광 요소(150)는 제2 도전형 반도체층(142) 상에서 성장된 제1 반도체층(151), 제1 반도체층(151) 상에서 성장된 활성층(152), 활성층(152) 상에서 성장된 제2 반도체층(153)을 포함할 수 있다. 제1 및 제2 발광 요소(110, 130)의 제1 반도체층(111, 131)과 제2 반도체층(113, 133)에 대한 설명은 제3 발광 요소(150)의 제1 반도체층(151)과 제2 반도체층(153)에도 적용될 수 있다. 예를 들어, 제3 발광 요소(150)의 제1 반도체층(151)과 제2 반도체층(153)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 질화물 반도체 재료를 포함할 수 있다.
또한, 제1 반도체층(151)과 제2 반도체층(153)은 전기적으로 서로 상반되는 도전형으로 도핑될 수 있다. 예를 들어, 제1 반도체층(151)은 그 아래에 배치된 제2 도전형 반도체층(142)과 전기적으로 상반되는 제1 도전형으로 도핑될 수 있으며, 제2 반도체층(153)은 제2 도전형 반도체층(142)과 동일한 제2 도전형으로 도핑될 수 있다. 따라서, 제1 발광 요소(110)의 제1 반도체층(111), 제1 pn 접합층(120)의 제1 도전형 반도체층(121), 제2 발광 요소(130)의 제1 반도체층(131), 제2 pn 접합층(140)의 제1 도전형 반도체층(141), 및 제3 발광 요소(150)의 제1 반도체층(151)은 동일한 제1 도전형으로 도핑되고, 제1 발광 요소(110)의 제2 반도체층(113), 제1 pn 접합층(120)의 제2 도전형 반도체층(122), 제2 발광 요소(130)의 제2 반도체층(133), 제2 pn 접합층(140)의 제2 도전형 반도체층(142), 및 제3 발광 요소(150)의 제2 반도체층(153)은 동일한 제2 도전형으로 도핑될 수 있다. 예를 들어, 제1 도전형이 n형이고 제2 도전형이 p형인 경우, 발광 소자(100a)는 n-i-p-n-p-n-i-p-n-p-n-i-p 구조를 가질 수 있다.
제3 발광 요소(150)의 활성층(152)은 제1 파장 및 제2 파장과 다른 제3 파장의 광을 방출하도록 구성될 수 있다. 예컨대, 제1 발광 요소(110)의 활성층(112)은 청색광을 방출하고, 제2 발광 요소(130)의 활성층(132)은 녹색광을 방출하고, 제3 발광 요소(150)의 활성층(152)은 적색광을 방출하도록 구성될 수 있다. 예를 들어, 가장 하부에 배치된 제1 발광 요소(110)의 활성층(112)에서 인듐 함량은 그 위에 배치된 제2 발광 요소(130)의 활성층(132)에서 인듐 함량보다 작을 수 있다. 또한 제2 발광 요소(130)의 활성층(132)에서 인듐 함량은 그 위에 배치된 제3 발광 요소(150)의 활성층(152)에서 인듐 함량보다 작을 수 있다. 예를 들어, 제1 발광 요소(110)의 활성층(112)에서 인듐 함량은 약 15%이고, 제2 발광 요소(130)의 활성층(132)에서 인듐 함량은 약 25%이고, 제3 발광 요소(150)의 활성층(152)에서 인듐 함량은 약 35%일 수 있다.
도 5는 도 4에 도시된 발광 소자(100a)에 대한 등가 회로도이다. 도 5를 참조하면, 발광 소자(100a)의 제1 발광 요소(110), 제1 pn 접합층(120), 제2 발광 요소(130), 제2 pn 접합층(140), 및 제3 발광 요소(150)가 각각 제1 다이오드(D1), 제2 다이오드(D2), 제3 다이오드(D3), 제4 다이오드(D4), 및 제5 다이오드(D5)로 표시되어 있다. 예를 들어, 제1 다이오드(D1)의 음극과 양극은 각각 제1 발광 요소(110)의 제1 반도체층(111)과 제2 반도체층(113)에 대응하며, 제2 다이오드(D2)의 음극과 양극은 각각 제1 pn 접합층(120)의 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)에 대응하고, 제3 다이오드(D3)의 음극과 양극은 각각 제2 발광 요소(130)의 제1 반도체층(131)과 제2 반도체층(133)에 대응하며, 제4 다이오드(D4)의 음극과 양극은 각각 제2 pn 접합층(140)의 제1 도전형 반도체층(141)과 제2 도전형 반도체층(142)에 대응하고, 제5 다이오드(D5)의 음극과 양극은 각각 제3 발광 요소(150)의 제1 반도체층(151)의 제2 반도체층(153)에 대응할 수 있다. 제5 다이오드(D5), 제4 다이오드(D4), 제3 다이오드(D3), 제2 다이오드(D2), 및 제1 다이오드(D1)는 순방향을 따라 순차적으로 연결될 수 있다. 다시 말해, 제1 다이오드(D1)의 양극에 제2 다이오드(D2)의 음극이 연결되고, 제2 다이오드(D2)의 양극에 제3 다이오드(D3)의 음극이 연결되고, 제3 다이오드(D3)의 양극에 제4 다이오드(D4)의 음극이 연결되고, 제4 다이오드(D4)의 양극에 제5 다이오드(D5)의 음극이 연결될 수 있다. 제5 다이오드(D5)의 음극, 제4 다이오드(D4)의 양극, 제3 다이오드(D3)의 음극, 제2 다이오드(D2)의 양극, 및 제1 다이오드(D1)의 음극에는 공통 접지가 연결될 수 있다. 또한, 제5 다이오드(D5)의 양극, 제3 다이오드(D3)의 양극, 및 제1 다이오드(D1)의 양극에는 각각 개별적으로 구동 전압 라인이 연결될 수 있다.
상술한 구조에서, 제1 다이오드(D1)의 양극에 구동 전압이 인가되면 제1 다이오드(D1)로만 전류가 흐르며, 제3 다이오드(D3)의 양극에 구동 전압이 인가되면 제3 다이오드(D3)로만 전류가 흐르고, 제5 다이오드(D5)의 양극에 구동 전압이 인가되면 제5 다이오드(D5)로만 전류가 흐를 수 있다. 따라서, 제1 다이오드(D1), 제3 다이오드(D3), 및 제5 다이오드(D5)가 서로 영향을 주지 않으면서 독립적으로 구동될 수 있다. 결과적으로, 실시예에 따른 발광 소자(100a)에서 모노리식하게 적층된 제1 발광 요소(110), 제3 발광 요소(130), 및 제5 발광 요소(150)가 서로에 대해 영향을 거의 주지 않으면서 독립적으로 구동될 수 있다.
도 6은 도 4에 도시된 발광 소자(100a)의 전극 연결 구조를 예시적으로 보이는 개략적인 단면도이다. 도 6을 참조하면, 전극 연결을 위해 제1 발광 요소(110)의 제1 반도체층(111)과 제2 반도체층(113)의 상부 표면들의 일부 영역, 제2 발광 요소(130)의 제1 반도체층(131)과 제2 반도체층(133)의 상부 표면들의 일부 영역, 제3 발광 요소(150)의 제1 반도체층(151)과 제2 반도체층(153)의 상부 표면들의 일부 영역이 노출될 수 있다. 이를 위해 제1 발광 요소(110)의 제1 반도체층(111) 위에 있는 복수의 층들이 식각될 수 있다. 따라서 제1 발광 요소(110)의 활성층(112)의 폭은 제2 발광 요소(130)의 활성층(132)의 폭보다 크고, 제2 발광 요소(130)의 활성층(132)의 폭은 제3 발광 요소(150)의 활성층(152)의 폭보다 클 수 있다.
예를 들어, 제1 발광 요소(110)의 제1 반도체층(111)의 상부 표면의 제1 가장자리 영역, 제2 발광 요소(130)의 제1 반도체층(131)의 상부 표면의 제1 가장자리 영역, 및 제3 발광 요소(150)의 제1 반도체층(151)의 상부 표면의 제1 가장자리 영역이 노출될 수 있다. 또한, 제1 발광 요소(110)의 제2 반도체층(113)의 상부 표면의 제2 가장자리 영역, 및 제2 발광 요소(130)의 제2 반도체층(133)의 상부 표면의 제2 가장자리 영역이 노출될 수 있다. 제1 가장자리 영역과 제2 가장자리 영역은 각각의 상부 표면 상의 마주하는 반대쪽 영역들이다. 제3 발광 요소(150)의 제2 반도체층(153)의 상부 표면은 전체 영역이 노출될 수 있다.
또한, 제1 발광 요소(110)의 활성층(112)의 제1 측면, 제1 발광 요소(110)의 제2 반도체층(113)의 제1 측면, 제1 pn 접합층(120)의 제1 도전형 반도체층(121)의 제1 측면, 제1 pn 접합층(120)의 제2 도전형 반도체층(122)의 제1 측면, 및 제2 발광 요소(130)의 제1 반도체층(131)의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제1 평면을 형성할 수 있다. 제2 발광 요소(130)의 활성층(132)의 제1 측면, 제2 발광 요소(130)의 제2 반도체층(133)의 제1 측면, 제2 pn 접합층(140)의 제1 도전형 반도체층(141)의 제1 측면, 제2 pn 접합층(140)의 제2 도전형 반도체층(142)의 제1 측면, 및 제3 발광 요소(150)의 제1 반도체층(151)의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제2 평면을 형성할 수 있다. 제3 발광 요소(150)의 활성층(152)의 제1 측면과 제3 발광 요소(150)의 제2 반도체층(153)의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제3 평면을 형성할 수 있다.
한편, 제1 발광 요소(110)의 제1 반도체층(111)의 제2 측면, 제1 발광 요소(110)의 활성층(112)의 제2 측면, 및 제1 발광 요소(110)의 제2 반도체층(113)의 제2 측면은 수직한 방향으로 연속적으로 연장되는 제4 평면을 형성할 수 있다. 제1 pn 접합층(120)의 제1 도전형 반도체층(121)의 제2 측면, 제1 pn 접합층(120)의 제2 도전형 반도체층(122)의 제2 측면, 제2 발광 요소(130)의 제1 반도체층(131)의 제2 측면, 제2 발광 요소(130)의 활성층(132)의 제2 측면, 및 제2 발광 요소(130)의 제2 반도체층(133)의 제2 측면은 수직한 방향으로 연속적으로 연장되는 제5 평면을 형성할 수 있다. 제2 pn 접합층(140)의 제1 도전형 반도체층(141)의 제2 측면, 제2 pn 접합층(140)의 제2 도전형 반도체층(142)의 제2 측면, 제3 발광 요소(150)의 제1 반도체층(151)의 제2 측면, 제3 발광 요소(150)의 활성층(152)의 제2 측면, 및 제3 발광 요소(150)의 제2 반도체층(153)의 제2 측면은 수직한 방향으로 연속적으로 연장되는 제6 평면을 형성할 수 있다. 제1 측면과 제2 측면은 서로 마주하는 반대쪽 측면들이다.
제1 발광 요소(110)는 제2 반도체층(113)의 상부 표면의 제2 가장자리 영역에 배치된 제1 전극(114)을 더 포함할 수 있다. 제2 발광 요소(130)는 제2 반도체층(133)의 상부 표면의 제2 가장자리 영역에 배치된 제2 전극(134)을 더 포함할 수 있다. 제3 발광 요소(150)는 제2 반도체층(153)의 상부 표면 위에 배치된 제3 전극(154)을 더 포함할 수 있다. 제1 전극(114), 제2 전극(134), 및 제3 전극(154)을 통해 제1 발광 요소(110), 제2 발광 요소(130), 및 제3 발광 요소(150)에 각각 독립적으로 구동 전압이 인가될 수 있다.
발광 소자(110a)는 제1 평면 및 제2 평면의 각각을 따라 수직 방향으로 연장된 절연막(160)을 더 포함할 수 있다. 또한 발광 소자(110a)는 제1 발광 요소(110)의 제1 반도체층(111)의 상부 표면의 제1 가장자리 영역, 제2 발광 요소(130)의 제1 반도체층(131)의 상부 표면의 제1 가장자리 영역, 및 제3 발광 요소(150)의 제1 반도체층(151)의 상부 표면의 제1 가장자리 영역에 배치된 공통 전극(115)을 더 포함할 수 있다. 공통 전극(115)은 제1 발광 요소(110)의 제1 반도체층(111)의 상부 표면의 제1 가장자리 영역, 제1 평면 상의 절연막(160), 제2 발광 요소(130)의 제1 반도체층(131)의 상부 표면의 제1 가장자리 영역, 제2 평면 상의 절연막(160), 및 제3 발광 요소(150)의 제1 반도체층(151)의 상부 표면의 제1 가장자리 영역을 따라 일체로 연장될 수 있다. 공통 전극(115)은 접지 전극일 수 있다. 발광 소자(110a)는 또한 제3 평면, 제4 평면, 제5 평면, 및 제6 평면의 각각을 따라 수직 방향으로 연장된 절연막(160)을 더 포함할 수 있다. 그러나 제3 평면, 제4 평면, 제5 평면, 및 제6 평면 상의 절연막(160)은 생략되거나 후술하는 도 7의 제1 절연층(202)으로 대체될 수 있다.
실시예에 따른 발광 소자(100a)는 서로 다른 복수의 파장의 광을 방출할 수 있다. 예를 들어, 하나의 발광 소자(100a)가 청색광, 녹색광, 및 적색광을 각각 개별적으로 방출할 수 있으며, 방출되는 청색광, 녹색광, 및 적색광의 세기를 독립적으로 조절할 수 있다. 따라서 실시예에 따른 발광 소자(100a)를 이용하면, 고난이도 전사 기술 없이 LED 디스플레이 장치를 제조할 수 있다.
도 7은 도 6에 도시된 발광 소자(100a)를 포함하는 디스플레이 장치의 화소 어레이의 예시적인 구조를 보이는 개략적인 단면도이다. 도 7을 참조하면, 디스플레이 장치의 화소 어레이(210)는 디스플레이 기판(201), 디스플레이 기판(201)의 상부 표면 상에 배열된 복수의 발광 소자(100a), 및 디스플레이 기판(201)의 상부 표면과 복수의 발광 소자(100a)를 덮도록 배치된 제1 절연층(202)을 포함할 수 있다. 제1 절연층(202)은, 예를 들어, SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았지만, 디스플레이 기판(201)에는 복수의 발광 소자(100a)의 공통 전극(115)에 전기적으로 연결되는 공통 전극 라인이 배치될 수 있다. 도 7에는 편의상 단지 2개의 발광 소자(100a)만이 도시되었지만, 실제로는 많은 수의 발광 소자(100a)들이 디스플레이 기판(201) 상에서 2차원 매트릭스의 형태로 배열될 수 있다. 각각의 발광 소자(100a)는 도 6에 도시된 구조를 가질 수 있으며, 화소 어레이(210)의 복수의 화소(P1, P2) 중 하나를 형성할 수 있다. 다시 말해, 복수의 화소(P1, P2) 각각은 도 6에 도시된 발광 소자(100a)를 포함할 수 있다.
디스플레이 장치의 화소 어레이(210)는 각각의 발광 소자(100a)의 제1 발광 요소(110), 제2 발광 요소(130), 및 제3 발광 요소(150)를 독립적으로 구동시키기 위한 복수의 트랜지스터(TR1, TR2, TR3)를 더 포함할 수 있다. 예컨대, 디스플레이 장치의 화소 어레이(210)는 각각의 발광 소자(100a)에 대해 배치된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)는 제1 절연층(202) 위에 배치될 수 있다. 제1 트랜지스터(TR1)는 대응하는 발광 소자(100a)의 제1 발광 요소(110)를 구동시키도록 구성되며, 제2 트랜지스터(TR2)는 대응하는 발광 소자(100a)의 제2 발광 요소(130)를 구동시키도록 구성되고, 제3 트랜지스터(TR3)는 대응하는 발광 소자(100a)의 제3 발광 요소(150)를 구동시키도록 구성될 수 있다.
디스플레이 장치의 화소 어레이(210)는 또한, 복수의 제1 내지 제3 트랜지스터(TR1, TR2, TR3)를 형성하기 위하여 제1 절연층(202)의 상부 표면 위에 배치된 버퍼층(203)을 더 포함할 수 있다. 버퍼층(203)의 상부 표면 위에는 제1 내지 제3 트랜지스터(TR1, TR2, TR3)의 복수의 반도체 패턴(206)이 형성될 수 있다. 복수의 반도체 패턴(206) 각각은 소스 영역(S), 드레인 영역(D), 및 채널 영역(C)을 포함할 수 있다. 복수의 반도체 패턴(206)은 버퍼층(203) 상에 비정질 반도체 패턴들을 형성하고 비정질 반도체 패턴들의 각각의 양 단부들에 레이저를 조사하여 결정화함으로써 형성될 수 있다. 예를 들어, 비정질 반도체 패턴들은 비정질 실리콘을 포함할 수 있다.
디스플레이 장치의 화소 어레이(210)는 버퍼층(203)의 상부 표면 및 복수의 반도체 패턴(206)을 덮도록 배치된 제2 절연층(204)을 더 포함할 수 있다. 예를 들어, 제2 절연층(204)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다. 제2 절연층(204)은 게이트 절연막의 기능을 할 수 있다.
제2 절연층(204) 위에는 복수의 게이트 전극(G)이 형성될 수 있다. 각각의 게이트 전극(G)은 대응하는 채널 영역(C)과 수직 방향으로 마주하도록 배치될 수 있다. 각각의 게이트 전극(G)은, 예를 들어, 금속 또는 폴리 실리콘과 같은 도전성 재료를 포함할 수 있다. 각각의 반도체 패턴(206), 제2 절연층(204), 및 각각의 게이트 전극(G)은 상술한 제1 내지 제3 트랜지스터(TR1, TR2, TR3) 중에서 하나를 형성할 수 있다. 복수의 게이트 전극(G) 각각은 후술하는 스캔 라인에 전기적으로 연결될 수 있다.
디스플레이 장치의 화소 어레이(210)는 제2 절연층(204)의 상부 표면 및 복수의 게이트 전극(G)을 덮도록 배치된 제3 절연층(205)을 더 포함할 수 있다. 예를 들어, 제3 절연층(205)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
디스플레이 장치의 화소 어레이(210)는 버퍼층(203)과 제1 절연층(202)을 수직 방향으로 관통하는 복수의 컨택(CT)을 포함할 수 있다. 복수의 컨택(CT) 각각은 버퍼층(203)과 제1 절연층(202)을 수직 방향으로 관통하여 제1 발광 요소(110)의 제1 전극(114), 제2 발광 요소(130)의 제2 전극(134), 및 제3 발광 요소(150)의 제3 전극(154) 중 하나와 전기적으로 연결될 수 있다. 복수의 컨택(CT)의 상부는 버퍼층(203)의 상부 표면 위로 노출될 수 있다. 복수의 컨택(CT)은, 예를 들어, 금속과 같은 도전성 재료를 포함할 수 있다.
디스플레이 장치의 화소 어레이(210)는 또한 복수의 컨택 수직 라인(CVL), 복수의 소스 수직 라인(SVL), 복수의 드레인 수직 라인(DVL), 및 복수의 소스 수평 라인(SHL), 및 복수의 드레인 수평 라인(DHL)을 더 포함할 수 있다. 복수의 컨택 수직 라인(CVL), 복수의 소스 수직 라인(SVL), 복수의 드레인 수직 라인(DVL), 및 복수의 소스 수평 라인(SHL), 및 복수의 드레인 수평 라인(DHL)은, 예를 들어, 금속과 같은 도전성 재료를 포함할 수 있다. 복수의 컨택 수직 라인(CVL) 각각은 제2 절연층(204)과 제3 절연층(205)을 수직 방향으로 관통하여 대응하는 컨택(CT)에 전기적으로 연결될 수 있다. 복수의 소스 수직 라인(SVL) 각각은 절연층(204)과 제3 절연층(205)을 수직 방향으로 관통하여 대응하는 소스 영역(S)에 전기적으로 연결될 수 있다. 복수의 드레인 수직 라인(DVL) 각각은 절연층(204)과 제3 절연층(205)을 수직 방향으로 관통하여 대응하는 드레인 영역(D)에 각각 전기적으로 연결될 수 있다. 복수의 소스 수평 라인(SHL) 각각은 대응하는 소스 수직 라인(SVL)에 전기적으로 연결되며 제3 절연층(205)의 상부 표면 상에서 수평 방향으로 연장될 수 있다. 또한 복수의 소스 수평 라인(SHL) 각각은 후술하는 데이터 라인에 전기적으로 연결될 수 있다. 복수의 드레인 수평 라인(DHL) 각각은 서로 인접한 드레인 수직 라인(DVL)과 컨택 수직 라인(CVL) 사이를 전기적으로 연결하도록 제3 절연층(205)의 상부 표면 상에서 수평 방향으로 연장될 수 있다.
도 8은 도 7에 도시된 화소 어레이(210)를 포함하는 디스플레이 장치의 개략적인 구성을 보이는 블록도이다. 도 8을 참조하면, 디스플레이 장치(200)는 화소 어레이(210), 스캔 구동부(220), 데이터 구동부(230), 및 프로세서(240)를 포함할 수 있다. 화소 어레이(210)는 2차원 어레이 형태로 배열된 복수의 화소(P), 스캔 신호를 복수의 화소(P)에 전달하는 복수의 스캔 라인 세트, 및 데이터 신호를 복수의 화소(P)에 전달하는 복수의 데이터 라인 세트를 포함할 수 있다. 화소 어레이(210)의 복수의 화소(P)는 도 7에 도시된 구조를 가질 수 있다.
각각의 스캔 라인 세트는 X 방향을 따라 연장된 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 및 제3 스캔 라인(SL3)을 포함할 수 있다. 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 및 제3 스캔 라인(SL3) 각각은 X 방향을 따라 배열된 복수의 화소(P)에 연결될 수 있다. 예컨대, 제1 스캔 라인(SL1)은 각각의 화소(P) 내의 제1 트랜지스터(TR1)의 게이트 전극(G)에 전기적으로 연결되고, 제2 스캔 라인(SL2)은 각각의 화소(P) 내의 제2 트랜지스터(TR2)의 게이트 전극(G)에 전기적으로 연결되고, 제3 스캔 라인(SL3)은 각각의 화소(P) 내의 제3 트랜지스터(TR3)의 게이트 전극(G)에 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 및 제3 스캔 라인(SL3)은 또한 스캔 구동부(220)와 연결되어, 스캔 구동부(220)로부터 스캔 신호를 제공 받을 수 있다.
각각의 데이터 라인 세트는 Y 방향을 따라 연장된 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 및 제3 데이터 라인(DL3)을 포함할 수 있다. 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 및 제3 데이터 라인(DL3) 각각은 Y 방향을 따라 배열된 복수의 화소(P)에 연결될 수 있다. 예컨대, 제1 데이터 라인(DL1)은 각각의 화소(P) 내의 제1 트랜지스터(TR1)의 소스 수평 라인(SHL)에 전기적으로 연결되고, 제2 데이터 라인(DL2)은 각각의 화소(P) 내의 제2 트랜지스터(TR2)의 소스 수평 라인(SHL)에 전기적으로 연결되고, 제3 데이터 라인(DL3)은 각각의 화소(P) 내의 제3 트랜지스터(TR3)의 소스 수평 라인(SHL)에 전기적으로 연결될 수 있다. 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 및 제3 데이터 라인(DL3)은 또한 데이터 구동부(230)와 연결되어, 데이터 구동부(230)로부터 데이터 신호를 제공 받을 수 있다.
프로세서(240)는 화소 어레이(210)에서 표시하고자 하는 영상의 데이터를 기초로 스캔 구동부(220)와 데이터 구동부(230)의 동작을 제어함으로써 각각의 화소(P)에 제공되는 스캔 신호와 데이터 신호를 조절할 수 있다.
상술한 디스플레이 장치(200)에서, 하나의 발광 소자만으로 청색광, 녹색광, 및 적색광을 모두 제공하는 하나의 화소가 형성될 수 있다. 따라서 디스플레이 장치(200)는 초고해상도 영상을 제공할 수 있다. 이러한 디스플레이 장치(200)는 화면 표시 기능을 갖는 다양한 전자 장치들에 적용이 가능하다.
도 9는 예시적인 실시예에 따른 디스플레이 장치가 모바일 장치(1000)에 적용된 예를 도시한 것이다. 모바일 장치(1000)는 디스플레이 장치(1100)를 포함할 수 있다. 디스플레이 장치(1100)는 실시예에 따른 디스플레이 장치(200)를 포함할 수 있다. 디스플레이 장치(1100)는 접힐 수 있는 구조를 가질 수 있으며, 예를 들어, 다중 폴더 디스플레이로 구현될 수 있다. 여기서는 모바일 장치(1000)가 폴더형 디스플레이를 구비하는 것으로 도시되었으나 평판형 디스플레이를 구비할 수도 있다. 수 있다.
도 10은 예시적인 실시예에 따른 디스플레이 장치가 자동차에 적용된 예를 도시한 것이다. 디스플레이 장치는 자동차용 헤드업 디스플레이 장치로 구현될 수 있다. 헤드업 디스플레이 장치는 자동차의 일 영역에 구비된 디스플레이 장치(12500)와, 디스플레이 장치(1250)에서 생성된 영상을 운전자가 볼 수 있도록 광의 경로를 변환하는 적어도 하나 이상의 광경로 변경 부재(1200)를 포함할 수 있다. 디스플레이 장치(1250)는 실시예에 따른 디스플레이 장치(200)를 포함할 수 있다.
도 11은 예시적인 실시예에 따른 디스플레이 장치가 증강 현실 안경 또는 가상 현실 안경에 적용된 예를 도시한 것이다. 증강 현실 안경(1300)은 영상을 형성하는 투영 시스템(1310)과, 투영 시스템(1310)으로부터의 영상을 사용자의 눈에 들어가도록 안내하는 적어도 하나의 요소(1350)를 포함할 수 있다. 투영 시스템(1310)은 실시예에 따른 디스플레이 장치(200)를 포함할 수 있다.
도 12는 예시적인 실시예에 따른 디스플레이 장치가 대형 사이니지(signage)에 적용된 예를 도시한 것이다. 사이니지(1400)는 디지털 정보 디스플레이를 이용한 옥외 광고에 이용될 수 있으며, 통신망을 통해 광고 내용 등을 제어할 수 있다. 사이니지(1400)는 예를 들어, 실시예에 따른 디스플레이 장치(200)를 적용하여 구현될 수 있다.
도 13은 예시적인 실시예에 따른 디스플레이 장치가 웨어러블 장치의 디스플레이에 적용된 예를 도시한 것이다. 웨어러블 장치의 디스플레이(1500)는 실시예에 따른 디스플레이 장치(200)를 적용하여 구현될 수 있다.
실시예에 따른 디스플레이 장치(200)는 이 밖에도 롤러블(rollable) TV, 스트레처블(stretchable) 디스플레이 등 다양한 제품에 적용될 수 있다.
상술한 발광 소자 및 이를 포함하는 디스플레이 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100, 100a.....발광 소자
110, 130, 150.....발광 요소
111, 131, 151.....제1 반도체층
112, 132, 152.....활성층
113, 133, 153.....제2 반도체층
114, 134, 154.....제어 전극
115.....공통 전극
120, 140.....pn 접합층
121, 141.....제1 도전형 반도체층
122, 142.....제2 도전형 반도체층
160.....절연막
200.....디스플레이 장치
210.....화소 어레이
220.....스캔 구동부
230.....데이터 구동부
240.....프로세서

Claims (20)

  1. 제1 파장의 광을 방출하는 제1 발광 요소;
    상기 제1 발광 요소 상에 배치된 pn 접합층; 및
    상기 pn 접합층 상에 배치된 것으로, 상기 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소;를 포함하며,
    상기 pn 접합층은:
    상기 제1 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및
    상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 두께는 1 nm 이상 1 ㎛ 이하인, 발광 소자.
  3. 제1 항에 있어서,
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층의 도핑 농도는 1016/cm3 이상 1020/cm3 이하인, 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 발광 요소는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하며,
    상기 제1 도전형 반도체층은 상기 제1 발광 요소의 제2 반도체층의 상부 표면 위에 배치되어 있는, 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 발광 요소의 제1 반도체층은 상기 제1 도전형 반도체층과 동일한 제1 도전형으로 도핑되고, 상기 제1 발광 요소의 제2 반도체층은 상기 제2 도전형 반도체층과 동일한 제2 도전형으로 도핑된, 발광 소자.
  6. 제4 항에 있어서,
    상기 제2 발광 요소는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하며,
    상기 제2 발광 요소의 제1 반도체층은 상기 제2 도전형 반도체층의 상부 표면 위에 배치되어 있는, 발광 소자.
  7. 제6 항에 있어서,
    상기 제2 발광 요소의 제1 반도체층은 상기 제1 도전형 반도체층과 동일한 제1 도전형으로 도핑되고, 상기 제2 발광 요소의 제2 반도체층은 상기 제2 도전형 반도체층과 동일한 제2 도전형으로 도핑된, 발광 소자.
  8. 제7 항에 있어서,
    상기 발광 소자의 등가 회로는 제1 다이오드, 제2 다이오드, 및 제3 다이오드를 포함하고,
    상기 제1 다이오드의 음극은 상기 제1 발광 요소의 제1 반도체층에 대응하고 상기 제1 다이오드의 양극은 상기 제1 발광 요소의 제2 반도체층에 대응하며, 상기 제2 다이오드의 음극은 상기 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제2 다이오드의 양극은 상기 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제3 다이오드의 음극은 상기 제2 발광 요소의 제1 반도체층에 대응하고 상기 제3 다이오드의 양극은 상기 제2 발광 요소의 제2 반도체층에 대응하며,
    상기 발광 소자의 등가 회로에서, 상기 제1 다이오드의 양극에 상기 제2 다이오드의 음극이 연결되고 상기 제2 다이오드의 양극에 상기 제3 다이오드의 음극이 연결되고, 상기 제1 다이오드의 음극, 상기 제2 다이오드의 양극 및 상기 제3 다이오드의 음극에 공통 접지가 연결되며, 상기 제1 다이오드의 양극과 상기 제3 다이오드의 양극에 각각 개별적인 구동 전압 라인이 연결된, 발광 소자.
  9. 제6 항에 있어서,
    상기 제1 파장은 상기 제2 파장보다 짧은, 발광 소자.
  10. 제9 항에 있어서,
    상기 제1 발광 요소의 활성층과 상기 제2 발광 요소의 활성층은 인듐(In)을 포함하는 질화물 반도체 재료를 포함하며,
    상기 제1 발광 요소의 활성층에서 인듐 함량은 상기 제2 발광 요소의 활성층에서 인듐 함량보다 작은, 발광 소자.
  11. 제1 항에 있어서,
    상기 제1 발광 요소 상에 배치된 pn 접합층은 제1 pn 접합층이며,
    상기 발광 소자는:
    상기 제2 발광 요소 상에 배치된 제2 pn 접합층; 및
    상기 제2 pn 접합층 상에 배치된 것으로, 상기 제1 파장 및 제2 파장과 상이한 제3 파장의 광을 방출하는 제3 발광 요소;를 더 포함하고,
    상기 제2 pn 접합층은:
    상기 제2 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및
    상기 제2 pn 접합층의 상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하는, 발광 소자.
  12. 제11 항에 있어서,
    상기 제1 발광 요소, 제2 발광 요소, 제3 발광 요소 각각은 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하는, 발광 소자.
  13. 제12 항에 있어서,
    상기 제1 pn 접합층의 제1 도전형 반도체층은 상기 제1 발광 요소의 제2 반도체층의 상부 표면 위에 배치되며,
    상기 제2 발광 요소의 제1 반도체층은 상기 제1 pn 접합층의 제2 도전형 반도체층의 상부 표면 위에 배치되고,
    상기 제2 pn 접합층의 제1 도전형 반도체층은 상기 제2 발광 요소의 제2 반도체층의 상부 표면 위에 배치되며,
    상기 제3 발광 요소의 제1 반도체층은 상기 제2 pn 접합층의 제2 도전형 반도체층의 상부 표면 위에 배치되는, 발광 소자.
  14. 제13 항에 있어서,
    상기 제1 발광 요소의 제1 반도체층, 상기 제1 pn 접합층의 제1 도전형 반도체층, 상기 제2 발광 요소의 제1 반도체층, 상기 제2 pn 접합층의 제1 도전형 반도체층, 및 상기 제3 발광 요소의 제1 반도체층은 동일한 제1 도전형으로 도핑되고,
    상기 제1 발광 요소의 제2 반도체층, 상기 제1 pn 접합층의 제2 도전형 반도체층, 상기 제2 발광 요소의 제2 반도체층, 상기 제2 pn 접합층의 제2 도전형 반도체층, 및 상기 제3 발광 요소의 제2 반도체층은 동일한 제2 도전형으로 도핑되는, 발광 소자.
  15. 제14 항에 있어서,
    상기 발광 소자의 등가 회로는 제1 다이오드, 제2 다이오드, 제3 다이오드, 제4 다이오드, 및 제5 다이오드를 포함하고,
    상기 제1 다이오드의 음극은 상기 제1 발광 요소의 제1 반도체층에 대응하고 상기 제1 다이오드의 양극은 상기 제1 발광 요소의 제2 반도체층에 대응하며, 상기 제2 다이오드의 음극은 상기 제1 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제2 다이오드의 양극은 상기 제1 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제3 다이오드의 음극은 상기 제2 발광 요소의 제1 반도체층에 대응하고 상기 제3 다이오드의 양극은 상기 제2 발광 요소의 제2 반도체층에 대응하며, 상기 제4 다이오드의 음극은 상기 제2 pn 접합층의 제1 도전형 반도체층에 대응하고 상기 제4 다이오드의 양극은 상기 제2 pn 접합층의 제2 도전형 반도체층에 대응하며, 상기 제5 다이오드의 음극은 상기 제3 발광 요소의 제1 반도체층에 대응하고 상기 제5 다이오드의 양극은 상기 제3 발광 요소의 제2 반도체층에 대응하며,
    상기 발광 소자의 등가 회로에서, 상기 제1 다이오드의 양극에 상기 제2 다이오드의 음극이 연결되고 상기 제2 다이오드의 양극에 상기 제3 다이오드의 음극이 연결되고 상기 제3 다이오드의 양극에 상기 제4 다이오드의 음극이 연결되고 상기 제4 다이오드의 양극에 상기 제5 다이오드의 음극이 연결되고, 상기 제1 다이오드의 음극, 상기 제2 다이오드의 양극, 상기 제3 다이오드의 음극, 상기 제4 다이오드의 양극 및 상기 제5 다이오드의 음극에 공통 접지가 연결되며, 상기 제1 다이오드의 양극, 상기 제3 다이오드의 양극 및 상기 제5 다이오드의 양극에는 각각 개별적인 구동 전압 라인이 연결된, 발광 소자.
  16. 제13 항에 있어서,
    상기 제1 발광 요소의 활성층, 상기 제2 발광 요소의 활성층, 및 상기 제3 발광 요소의 활성층은 인듐(In)을 포함하는 질화물 반도체 재료를 포함하며,
    상기 제1 발광 요소의 활성층에서 인듐 함량은 상기 제2 발광 요소의 활성층에서 인듐 함량보다 작고, 상기 제2 발광 요소의 활성층에서 인듐 함량은 상기 제3 발광 요소의 활성층에서 인듐 함량보다 작은, 발광 소자.
  17. 제13 항에 있어서,
    상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역이 노출되고,
    상기 제1 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역, 및 상기 제2 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역이 노출되며,
    상기 발광 소자는:
    상기 제1 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역에 배치된 제1 전극;
    상기 제2 발광 요소의 제2 반도체층의 상부 표면의 제2 가장자리 영역에 배치된 제2 전극;
    상기 제3 발광 요소의 제2 반도체층의 상부 표면 위에 배치된 제3 전극; 및
    상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역에 일체로 배치된 공통 전극;을 더 포함하는, 발광 소자.
  18. 제17 항에 있어서,
    상기 제1 발광 요소의 활성층의 제1 측면, 상기 제1 발광 요소의 제2 반도체층의 제1 측면, 상기 제1 pn 접합층의 제1 도전형 반도체층의 제1 측면, 상기 제1 pn 접합층의 제2 도전형 반도체층의 제1 측면, 및 상기 제2 발광 요소의 제1 반도체층의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제1 평면을 형성하고,
    상기 제2 발광 요소의 활성층의 제1 측면, 상기 제2 발광 요소의 제2 반도체층의 제1 측면, 상기 제2 pn 접합층의 제1 도전형 반도체층의 제1 측면, 상기 제2 pn 접합층의 제2 도전형 반도체층의 제1 측면, 및 상기 제3 발광 요소의 제1 반도체층의 제1 측면은 수직한 방향으로 연속적으로 연장되는 제2 평면을 형성하며,
    상기 발광 소자는 상기 제1 평면 및 상기 제2 평면의 각각을 따라 수직 방향으로 연장된 절연막을 더 포함하는, 발광 소자.
  19. 제18 항에 있어서,
    상기 공통 전극은 상기 제1 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제1 평면 상의 상기 절연막, 상기 제2 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역, 상기 제2 평면 상의 상기 절연막, 및 상기 제3 발광 요소의 제1 반도체층의 상부 표면의 제1 가장자리 영역을 따라 일체로 연장되어 있는, 발광 소자.
  20. 2차원 어레이 형태로 배열된 복수의 화소를 포함하는 화소 어레이;
    스캔 신호를 제공하는 스캔 구동부;
    데이터 신호를 제공하는 데이터 구동부; 및
    상기 스캔 구동부와 상기 데이터 구동부의 동작을 제어하는 프로세서;를 포함하며,
    상기 화소 어레이의 복수의 화소 각각은:
    제1 파장의 광을 방출하는 제1 발광 요소;
    상기 제1 발광 요소 상에 배치된 pn 접합층; 및
    상기 pn 접합층 상에 배치된 것으로, 상기 제1 파장과 상이한 제2 파장의 광을 방출하는 제2 발광 요소;를 포함하며,
    상기 pn 접합층은:
    상기 제1 발광 요소 위에 배치되며 제1 도전형으로 도핑된 제1 도전형 반도체층; 및
    상기 제1 도전형 반도체층 상에 배치되며 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하는, 디스플레이 장치.
KR1020230001917A 2023-01-05 발광 소자 및 이를 포함하는 디스플레이 장치 KR20240109851A (ko)

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